CN116500360A - 在高速传输模式下检测结束序列的方法 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000008859 change Effects 0.000 claims abstract description 23
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 230000008569 process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
本发明公开了一种在高速传输模式下检测结束序列的方法包括如下步骤：a.TX端向RX端发送一设置时长的结束序列信号；b.RX端检测到结束序列信号，断开与端接电阻的连接；c.电平检测器检测线路电平幅度的变化，并将检测结果反馈至TX端；d.线路电平幅度的变化达到设定范围内，TX端停止发送结束序列信号。本发明的在高速传输模式下检测结束序列的方法减少了TX端驱动无效结束序列信号的时间，有效提高了传输效率，而且提高了线路之间传输的可靠性和通用性。
Description
技术领域
本发明涉及数字IC设计领域，更具体地涉及一种在高速传输模式下检测结束序列的方法。
背景技术
MIPID-PHY在ALP(备用低功耗模式)模式下，TX端在发送一定时间范围的结束序列(逻辑信号HS-1)后结束发送数据/指令，而RX端(TX端与RX端通过DP、DN线连接)在连续监测到对应时间范围的结束序列后反馈信号给PHY层，PHY层断开端接电阻(使线路的DP、DN线电平幅度改变，并使线路状态从高速传输模式退回到低功耗模式)，此时，线路逻辑为ALP-10，TX停止驱动逻辑信号HS-1，并且TX端进入等待状态，等待状态其线路逻辑信号为ALP-00，以准备下一轮的传输过程。其中，线路的有效状态的逻辑描述如下表一：
表一
在上述方式的实现过程中，TX端在发送结束序列后，RX端何时接收到结束序列或者是否已经接收到结束序列，TX端并不会收到任何反馈信息，从而只会固定的发送一段时间长度的结束序列，这会导致TX端驱动了一部分无效的结束序列信号，并且在计数周期或检测判断触发器的时钟周期比较大的情况(例如反向传输时)加上TX、RX的时钟相位偏差特殊等，不一定能保证RX端检测到了结束序列，从而传输的可靠性也不能保证。
另外，在上述方式的实现过程中，若设置驱动结束序列的时间足够长，那么TX端在高传输速度、低位宽情况下会驱动了一段多余的结束序列信号，导致传输的时间成本增加；若设置比较短的驱动时间，则无法保证在低速度、高位宽的传输情况下RX端是否正确判断出了结束状态(是否在设定时间内接收到了结束序列信号)，稳定性不强。
因此，有必要提供一种在调整传输模式下检测结束序列的方法来克服上述缺陷。
发明内容
本发明的目的是提供一种在高速传输模式下检测结束序列的方法，本发明的方法减少了TX端驱动无效结束序列信号的时间，有效提高了传输效率，而且提高了线路之间传输的可靠性和通用性。
为实现上述目的，本发明提供了一种在高速传输模式下检测结束序列的方法包括如下步骤：
a.TX端向RX端发送一设置时长的结束序列信号；
b.RX端检测到结束序列信号，断开与端接电阻的连接；
c.电平检测器检测线路电平幅度的变化，并将检测结果反馈至TX端；
d.线路电平幅度的变化达到设定范围内，TX端停止发送结束序列信号。
较佳地，当RX端断开与端接电阻的连接，线路上DP、DN线的电平发生变化。
较佳地，当RX端断开与端接电阻的连接，线路传输模式由高速传输模式切换至非高速传输模式。
较佳地，在所述步骤d中，还包括，所述TX端停止发送结束序列信号并开始发送逻辑信号ALP-00。
较佳地，所述线路电平幅度的变化的设定范围为，DP线与DN线之间的电平的差值增大40％～450％。
较佳地，当线路的逻辑信号由HS-1变化为ALP-10时，所述TX端停止发送结束序列信号。
与现有技术相比，本发明的在高速传输模式下检测结束序列的方法，通过设定线路电平幅度变化的范围，并用电平检测器实时检测线路电平幅度的变化，实时将检测结果反馈至TX端，使得TX端可实时判定是否需要结束发送结束序列信号，从而了减少TX端驱动无效结束序列信号的时间，有效提高传输效率，而且提高了线路之间传输的可靠性和通用性。
通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。
附图说明
图1为本发明在高速传输模式下检测结束序列的方法的流程图。
图2为本发明在高速传输模式下检测结束序列的线路时序图。
具体实施方式
现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种在高速传输模式下检测结束序列的方法，本发明的方法减少了TX端驱动无效结束序列信号的时间，有效提高了传输效率，而且提高了线路之间传输的可靠性和通用性。
请结合参考图1与图2，图1为本发明在高速传输模式下检测结束序列的方法的流程图，图2为系统线路时序图。如图1所示，本发明的在高速传输模式下检测结束序列的方法，包括如下步骤：
步骤S001，TX端向RX端发送一设置时长的结束序列信号；在本步骤中，当系统运行进入到结束时间区间时，所述TX端向RX端发送一设置时长的结束序列信号，以向RX端提示当前数据信息传输的结束；其中，所述结束序列信号可表示为逻辑信号HS-1，也即是DP线的逻辑为1、DN线的逻辑为0(见图2)对应的逻辑为DP为1、DN为0，具体参见表一；另外，所述结束序列信号的时长可根据具体传输速度、数据位宽等而灵活设置，在本发明中，并不做统一限定。
步骤S002，RX端检测到结束序列信号，断开与端接电阻的连接；在本步骤中，所述RX端实时检测并接收所述TX端发送的结束序列信号，而当所述RX端检测到结束序列信号HS-1时，通过控制器使RX端断开与端接电阻的连接，以使得连接在所述TX端与RX端之间的DP、DN线的电平均发生改变，使得DP、DN线之间的电平差值增大，同时，使得DP、DN线的逻辑信号由HS-1变化为ALP-10(见图2)，同时，线路传输模式由高速传输模式切换至非高速传输模式，如图2所示，由H1阶段进入L1阶段，其中，H1阶段为高速传输模式，L1阶段为非高速传输模式。
步骤S003，电平检测器检测线路电平幅度的变化，并将检测结果反馈至TX端；在本步骤中，电平检测器检测DP、DN线的电平的变化，并实时将检测获得的结果反馈至TX端，其中，如图2所示，所述电平检测器检测的区间为S1和ALP-10这两个阶段，。
步骤S004，线路电平幅度的变化达到设定范围内，TX端停止发送结束序列信号；在本步骤中，所述线路电平幅度的变化的设定范围为，DP线与DN线之间的电平的差值增大40％～450％，TX端停止发送结束序列信号，如图2所示，在S1阶段，DP、DN线的电平发生了变化(断开端接电阻的瞬间)，但此时线路运行并不稳定，也即DP、DN线的电平变化并没达到设定的变化范围，因此设定DP、DN线的电平之差变化范围，可有效避免误操作，也可避免线路本身存在的误差对检测结果的影响；其中，所述DP、DN线的电平之差变化的范围是以HS-1阶段DP、DN线的电平之差为基准的。另外，进一步地，在本步骤中，仅在DP、DN线的逻辑信号由HS-1变化为ALP-10时，所述TX端才停止发送结束序列信号，所述DP、DN线的逻辑信号的变化与其电平的变化对应，虽然HS-1逻辑信号的与ALP-10逻辑信号一样(见表一)，但在本发明中，ALP-10逻辑信号是HS-1逻辑信号经过电平变化后在非高速传输模式下形成的逻辑信号，其实际对就的电平情况与HS-1逻辑信号对应的电平情况并不相同，如图2所示。
其中，在本发明中，如表一与图2所示，所述线路逻辑与线路电平的关系为，当DP线的电平为高电平，则用1表示DP的线路逻辑，当DP线的电平为低电平，则用0表示DP的线路逻辑，所述DN线的线路逻辑与线路电平的关系也相同，在此不再细述。
进一步地，在所述步骤S004中，所述TX端停止发送结束序列信号后，开始发送逻辑信号ALP-00，具体地如图2所示，所述逻辑信号ALP-00是在逻辑信号ALP-10之后才发出的，即是在结束过程完全结束后再发出逻辑信号ALP-10，以使整个系统进入等待状态，等待下一轮数据或指令传输的开始。
请再结合参考表二，表二为本发明的方案与现有技术的方案对比所节省的时间，使用现有技术的方案，TX端驱动HS-1的时间应不低于“RX端检测时间+数字时钟周期*2”，若是发送转向传输指令，还要考虑等待RX端的响应，实际驱动时间应该更长，例如在传输速度为250M，位宽为32bit的情况下，TX端驱动HS-1的最短时间为1152ns，其它以此类推，在此不再赘述；而使用本发明的方案，TX端的驱动时间不需要设置，实际运行中在RX端检测到结束序列信号后拉高电平，电平检测器检测到后反馈给TX端，进而TX端结束对结束序列信号的驱动，可以大大节省整个结束过程的时间；具体不同方案下节省的时间请参见表二
表二
通过表二可知，本发明的在高速传输模式下检测结束序列的方法，仅在250M、32bit的传输环境下，没有节省时间，但也并没增加时间，在其它传输环境下均节省了大量的时间；因此，本发明的方案减少了TX端驱动无效结束序列信号的时间，有效提高了传输效率，而且提高了线路之间传输的可靠性和通用性。
以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。
Claims (6)
1.一种在高速传输模式下检测结束序列的方法，其特征在于，包括如下步骤：
a.TX端向RX端发送一设置时长的结束序列信号；
b.RX端检测到结束序列信号，断开与端接电阻的连接；
c.电平检测器检测线路电平幅度的变化，并将检测结果反馈至TX端；
d.线路电平幅度的变化达到设定范围内，TX端停止发送结束序列信号。
2.如权利要求1所述的在高速传输模式下检测结束序列的方法，其特征在于，当RX端断开与端接电阻的连接，线路上DP、DN线的电平发生变化。
3.如权利要求2所述的在高速传输模式下检测结束序列的方法，其特征在于，当RX端断开与端接电阻的连接，线路传输模式由高速传输模式切换至非高速传输模式。
4.如权利要求1所述的在高速传输模式下检测结束序列的方法，其特征在于，在所述步骤d中，还包括，所述TX端停止发送结束序列信号并开始发送逻辑信号ALP-00。
5.如权利要求3所述的在高速传输模式下检测结束序列的方法，其特征在于，所述线路电平幅度的变化的设定范围为，DP线与DN线之间的电平的差值增大40％～450％。
6.如权利要求3所述的在高速传输模式下检测结束序列的方法，其特征在于，当线路的逻辑信号由HS-1变化为ALP-10时，所述TX端停止发送结束序列信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310471527.1A CN116500360A (zh) | 2023-04-27 | 2023-04-27 | 在高速传输模式下检测结束序列的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310471527.1A CN116500360A (zh) | 2023-04-27 | 2023-04-27 | 在高速传输模式下检测结束序列的方法 |
Publications (1)
| Publication Number | Publication Date |
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| CN116500360A true CN116500360A (zh) | 2023-07-28 |
Family
ID=87324390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310471527.1A Pending CN116500360A (zh) | 2023-04-27 | 2023-04-27 | 在高速传输模式下检测结束序列的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116500360A (zh) |
-
2023
- 2023-04-27 CN CN202310471527.1A patent/CN116500360A/zh active Pending
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