KR970001286Y1 - 레지스터 초기화 회로 - Google Patents

Abstract

내용없음.

Description

레지스터 초기화 회로

제1도는 본 고안의 실시예에 따른 레지스터 초기화 회로의 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 레지스터 12 : 삼상태버퍼

14 : 플립플롭 16,18 : 제1 및 제2 AND게이트

본 고안은 원칩 프로쎄서에 포함된 레지스터를 초기화하기 위한 회로에 관한 것으로, 레지스터에 저장된 데이타가 판독된 후 다음 데이타를 기록하기 위하여 레지스터를 초기화하는 회로에 관한 것이다.

통상의 프로세서는 디지타데이타의 처리 및 입출력장치들의 제어상태를 기록하기 위한 다수의 레지스터를 구비한다. 그리고 상기 레지스터들은 연산장치에 의하여 데이터가 판독된 후 다음의 상태데이타를 저장하기 위하여 초기화되어야 한다.

상기 레지스터를 초기화 하기 위한 종래의 레지스터 초기화 회로는 연산장치로 부터의 판독신호의 상태를 감지하고 감지된 판독신호의 상태에 따라 레지스터를 리세트하기 위한 리세트신호를 발생한다. 상기 판독신호를 이용하여 리세트신호를 발생하는 종래의 레지스터 초기화 회로는 회로의 구성이 복잡한 문제점을 안고 있었다.

다른 형태의 종래의 레지스터 초기화 회로는 연산장치로 부터의 판독신호를 지연소자에 의하여 지연시켜 지연된 판독신호를 레지스터의 리세트신호로서 레지스터에 인가한다. 지연소자를 이용하는 종래의 레지스터 초기화 회로는 간단한 회로구성을 갖기는 하나, 제작시 지연시간을 적절하게 조절하기 곤란하여 정확하게 동작되지 않는 문제점을 안고 있었다. 상기 지연시간의 조절은 프로세서의 집적화로 인하여 더욱 심화된다.

따라서, 본 고안의 목적은 회로의 구성을 간소화하고, 정확하게 레지스터를 초기화 할 수 있는 레지스터 초기화 회로를 제공함에 있다. 상기 목적을 달성하기 위하여, 본 고안의 레지스터 초기화 회로는 판독신호 및 레지스터의 출력단자로 부터의 데이타에 의하여 상기 판독신호의 종료부로 부터 일정기간 소정논리를 갖는 논리신호를 발생하고 상기 소정논리의 논리신호를 상기 레지스터의 리세트단자에 공급하는 래치수단을 구비한다.

이하, 본 고안의 실시예에 따른 레지스터 초기화 회로를 첨부한 제1도를 참조하여 상세히 설명하기로 한다.

제1도를 참조하면, 입력라인(11)으로 부터의 1비트의 데이터를 자신의 입력단자(D)쪽으로 입력하는 레지스터(10)를 구비한 본 고안의 실시예에 따른 레지스터 초기화 회로가 설명되어 있다. 상기 레지스터(10)는 제1 제어라인(13)으로 부터 자신의 클럭단자(CK)에 인가되는 클럭펄스의 상승에지(Edge)에서 자신의 입력단자(D)에 공급되는 1비트의 데이타를 자체내에 저장하고 저장된 데이타를 출력단자(Q)를 경유하여 삼상태버퍼(12)쪽으로 출력한다. 상기 삼상태버퍼(12)는 제2 제어라인(15)으로 부터의 판독신호를 자신의 제어단자쪽으로 입력한다. 그리고 상기 삼상태벌퍼(12)는 상기 판독신호가 로우논리를 갖는 기간동안에 구동되고, 그리고 상기 레지스터(10)의 출력단자(Q)로 부터의 1비트의 데이타를 출력라인(19)를 경유하여 연산장치(도시하지 않음)쪽으로전송한다.

상기 레지스터 초기화 회로는 상기 제2 제어라인(15)으로 부터의 상기 판독신호를 자신의 클럭단자(CK)쪽으로 입력하는 플립플롭(14)과, 제3 제어라인(16)으로 부터의 리세트신호를 자신의 일축단자쪽으로 입력하는 제1 AND게이트를 추가로 구비한다. 상기 플립플롭(14)은 상기 판독신호의 상승에지에서 제1 전원(GND)으로 부터 자신의 입력단자(D)에 공급되는 로우논리의 신호를 자신의 출력단자(Q)쪽으로 래치하고, 상기 래치된 로우논리의 논리신호를 상기 제1 AND게이트(16)의 타측입력단자에 공급한다. 상기 제1 AND게이트(16)는 상기 플립플롭(14)의 출력단자(Q)로 부터의 논리신호 및 상기 제2 제어라인(17)으로 부터의 리세트신호를 AND연산하고, 상기 AND 연산된 논리신호를 레지스터용 리세트신호로서 상기 레지스터(10)의 리세트단자(RS)에 인가한다. 상기 제1 AND게이트(16)에서 발생된 상기 논리신호는 상기 제3 제어라인(17)으로 부터의 리세트신호 및 상기 플립플롭(14)로 부터의 논리신호들중 어느 하나라도 로우논리를 갖을 경우에 로우논리를 갖는다. 그러면, 상기 레지스터(10)는 상기 제1 AND게이트(16)로 부터의 로우논리의 상기 논리신호에 의하여 자신의 출력단자(Q)에 출력되는 데이타를 0으로 초기화 한다. 결과적으로, 상기 제1 AND게이트(16)는, 상기 플립플롭(14)의 논리신호 또는 상기 리세트신호가 로우논리를 갖을 경우, 상기 레지스터(10)의 출력 데이터가 0의 논리값을 갖도록 상기 레지스터(10)을 초기화 한다.

또한, 상기 레지스터 초기화 회로는 상기 레지스터(10)의 출력단자(Q)로 부터의 데이타 및 상기 제3 제어라인(17)으로 부터의 상기 리세트신호를 입력하는 제2 AND게이트(18)를 구비한다.

상기 제2 AND게이트(18)는 상기 리세트신호 및 상기 데이타를 AND 연산하고, 상기 AND 연산된 논리신호를 상기 플립플롭(14)의 프리세트단자(PR)에 인가한다. 상기 제2 AND게이트(18)에서 발생된 논리신호는 상기 리세트신호 또는 상기 데이타가 로우논리를 갖을 경우에 로우논리를 갖는다. 반대로, 상기 리세트신호 및 상기 데이타가 모두 하이논리를 갖을 경우, 상기 제2 AND게이트(18)에서 발생되는 논리신호는 하이논리상태를 갖게 된다. 그러면, 상기 플립플롭(14)은 상기 제2 AND게이트(18)로 부터의 로우논리의 상기 논리신호에 의하여 자신의 출력단자(Q)에서 출력되는 논리신호를 하이논리상태로 변화시킨다.

결과적으로, 상기 제2 AND게이트(18)는 상기 데이터 또는 상기 리세트신호가 로우논리를 갖을 경우, 상기 플립플롭(14)으로 하여금 하이논리의 초기값을 갖는 논리신호를 발생하도록 한다. 그리고 상기 플립플롭(14)은 상기 판도신호 및 상기 레지스터(10)의 출력데이타에 의하여 상기 판독신호의 로우논리상태가 종료된때로 부터 일정기간 로우논리를 갖는 레지스터용 리세트신호를 발생하는 기능을 한다. 상기 제3 제어라인(17)에 공급되는 리세트신호는 마스타 리세트 신호로서 전원-온 될 때 발생된다. 그리고 상기 제1 입력라인(11)에 공급되는 상기 상태데이타, 상기 제1 제어라인(13)에 공급되는 상기 클럭펄스, 및 상기 제2 제어라인(15)에 공급되는 상기 판독신호는 도시하지 않은 연산장치에서 발생된다.

상술한 바와 같이, 본 고안은 판독신호 및 레지스터의 출력데이타에 의하여 상기 판독신호의 종료부에서 부터 일정기간 소정논리를 갖는 레지스터용 리세트펄스를 발생하여 레지스터의 데이타가 판독된 후 레지스터를 정확하게 초기화 할 수 있는 이점을 제공한다. 그리고 본 고안의 레지스터 초기화 회로는 하나의 플립플롭을 이용함으로서 회로 구성을 간소화 할 수 있는 이점을 제공한다.

Claims (5)

1. 프로쎄서로 부터의 상태데이타를 입력하기 위한 입력단자와, 상기 입력단자로 부터의 상태데이타를 저장하기 위한 레지스터와, 상기 레지스터에 저장된 상기 상태데이타를 출력을 제어하기 위한 판독신호를 입력하기 위한 제어신호입력단자와, 상기 제어신호입력단자로 부터의 상기 판독신호에 의하여 상기 레지스터에 저장된 상태데이타를 상기 출력라인쪽으로 전송하기 위한 전송수단과, 상기 판독신호 및 상기 레지스터에 저장된 상기 상태데이타에 의하여 상기 판독신호의 종료부로 부터 일정기간 소정논리를 갖는 논리신호를 발생하고 상기 소정논리의 논리신호를 상기 레지스터의 리세트단자에 공급하는 래치수단을 구비한 것을 특징으로 하는 레지스터 초기화 회로.
2. 제1항에 있어서, 상기 래치수단이, 상기 판독신호를 입력하는 클럭단자, 상기 레지스터로 부터의 데이터를 입력하는 초기화단자와, 소정논리의 논리신호를 입력하는 입력단자를 구비한 것을 특징으로 하는 레지스터 초기화 회로.
3. 제2항에 있어서, 전원-온시 발생되는 마스타 리세트신호을 입력하기 위한 제2 제어신호 입력단자와, 상기 래치수단으로 부터의 논리신호 및 상기 마스타 리세트신호를 논리연산하고 상기 논리연산된 신호를 상기 레지스터의 리세트단자에 공급하는 제1 논리연산소자를 추가로 구비한 것을 특징으로 하는 레지스터 초기화회로.
4. 제3항에 있어서, 상기 제2 제어신호입력단자로 부터의 상기 마스타 리세트신호 및 상기 레지스터로 부터의 상태데이타를 논리연산하고 상기 논리연산된 논리신호를 상기 래치수단의 초기화단자에 공급하는 레지스터 초기화 회로.
5. 제4항에 있어서, 상기 제1 및 제2 논리연산수단이 AND게이트를 구비한 것을 특징으로 하는 레지스터 초기화 회로.