JPH03287011A - センサ情報補正回路 - Google Patents
センサ情報補正回路Info
- Publication number
- JPH03287011A JPH03287011A JP2089642A JP8964290A JPH03287011A JP H03287011 A JPH03287011 A JP H03287011A JP 2089642 A JP2089642 A JP 2089642A JP 8964290 A JP8964290 A JP 8964290A JP H03287011 A JPH03287011 A JP H03287011A
- Authority
- JP
- Japan
- Prior art keywords
- sensor
- output
- latch
- circuit
- sensor information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はセンサ情報補正回路に関し、特にセンサ出力に
おけるノイズによる誤情報を防止するセンサ情報補正回
路に関するものである。
おけるノイズによる誤情報を防止するセンサ情報補正回
路に関するものである。
従来技術
センサ情報のノイズによる誤情報を防止するためのセン
サ情報補正回路としては、例えばコンパレータを使用し
たスレッシュホールドによる検出方法や、コンデンサを
使用したノイズの吸収をなす方法等を用いた回路がある
。
サ情報補正回路としては、例えばコンパレータを使用し
たスレッシュホールドによる検出方法や、コンデンサを
使用したノイズの吸収をなす方法等を用いた回路がある
。
前者のコンパレータを用いる方法では、各センサ出力に
対して夫々コンパレータ及びスレッシュホールド決定の
ための可変抵抗器が必要であり、ハードウェア的に得策
ではない。また、後者のコンデンサを用いる方法では、
ハードウェア的欠点の他に、センサ検出信号の立上りが
なまってしまい、検出時間の遅れにもつながるという欠
点を有している。
対して夫々コンパレータ及びスレッシュホールド決定の
ための可変抵抗器が必要であり、ハードウェア的に得策
ではない。また、後者のコンデンサを用いる方法では、
ハードウェア的欠点の他に、センサ検出信号の立上りが
なまってしまい、検出時間の遅れにもつながるという欠
点を有している。
発明の目的
そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、少
ない回路構成でセンサ信号のなまりをなくして正確なセ
ンサ補正出力を得ることが可能なセンサ情報補正回路を
提供することにある。
くなされたものであって、その目的とするところは、少
ない回路構成でセンサ信号のなまりをなくして正確なセ
ンサ補正出力を得ることが可能なセンサ情報補正回路を
提供することにある。
発明の構成
本発明によるセンサ情報補正回路は、所定クロックタイ
ミングにより前段からの入力をラッチすべく互いに縦続
接続された複数のラッチ手段と、前記ラッチ手段の各段
のラッチ出力を比較する比較手段とを含み、前記ラッチ
手段の初段入力にセンサ出力情報を印加し、前記比較手
段の出力をセンサ正読情報とすることを特徴としている
。
ミングにより前段からの入力をラッチすべく互いに縦続
接続された複数のラッチ手段と、前記ラッチ手段の各段
のラッチ出力を比較する比較手段とを含み、前記ラッチ
手段の初段入力にセンサ出力情報を印加し、前記比較手
段の出力をセンサ正読情報とすることを特徴としている
。
実施例
以下、図面を参照して本発明の実施例について説明する
。
。
第１図は本発明の実施例のブロック図である。
図において、図示せぬセンサ装置からのセンサ出力（デ
ィジタル情報であるものとする）はクロックタイミング
により入力をラッチする機能を有するシフトレジスタ１
のデータ入力となっている。
ィジタル情報であるものとする）はクロックタイミング
により入力をラッチする機能を有するシフトレジスタ１
のデータ入力となっている。
このシフトレジスタ１のラッチ出力ａは次段のシフトレ
ジスタ２のデータ入力となり、クロックタイミングによ
りラッチされる。また、このシフトレジスタ２のラッチ
出力すは次段のシフトレジスタ３のデータ入力となり、
同様にクロックタイミングによりラッチされる。
ジスタ２のデータ入力となり、クロックタイミングによ
りラッチされる。また、このシフトレジスタ２のラッチ
出力すは次段のシフトレジスタ３のデータ入力となり、
同様にクロックタイミングによりラッチされる。
このラッチ出力Ｃは、前段のシフトレジスタ１゜２の各
ラッチ出力ａ、ｂと共に比較回路４へ入力されており、
この比較回路４の出力ｄがセンサ正読情報となって外部
回路へ供給される。
ラッチ出力ａ、ｂと共に比較回路４へ入力されており、
この比較回路４の出力ｄがセンサ正読情報となって外部
回路へ供給される。
比較回路４の構成としては、第２図に示す回路が考えら
れる。第２図（Ａ）は３入力アンドゲート４１からなる
回路であり、センサ情報が論理“１“で検知を示す正論
理の場合に用いられる。
れる。第２図（Ａ）は３入力アンドゲート４１からなる
回路であり、センサ情報が論理“１“で検知を示す正論
理の場合に用いられる。
センサ情報が論理“０”で検知を示す負論理の場合には
、第２図（ｂ）に示す３入力オアゲート４２が用いられ
る。
、第２図（ｂ）に示す３入力オアゲート４２が用いられ
る。
第１図において、センサ出力が１個の場合には、これ等
縦続接続されたシフトレジスタｌ〜３は共に１ビツトの
シフトレジスタ（例えば１個のＤ型フリップフロップ）
とされるが、８ビツトのシフトレジスタ１〜３を使用す
れば、センサ情報として互いに異なる８個の信号が同時
に入力できる。
縦続接続されたシフトレジスタｌ〜３は共に１ビツトの
シフトレジスタ（例えば１個のＤ型フリップフロップ）
とされるが、８ビツトのシフトレジスタ１〜３を使用す
れば、センサ情報として互いに異なる８個の信号が同時
に入力できる。
この場合には、比較回路４のアンドゲート４１やオアゲ
ート４２も夫々８個となることは勿論である。
ート４２も夫々８個となることは勿論である。
かかる構成において、センサ出力が論理“１”で検知を
示す場合、このセンサ出力のパルス幅よりも短い周期の
クロックパルスを各シフトレジスタ１〜３へ供給する。
示す場合、このセンサ出力のパルス幅よりも短い周期の
クロックパルスを各シフトレジスタ１〜３へ供給する。
こうすれば、正しい論理“１”のセンサ出力が導入され
たとき、各シフトレジスタ１〜３には１″が共にラッチ
されるので、比較回路４のアンドゲート４１の出力には
“１°が生成されて、正しいセンサ情報となる。
たとき、各シフトレジスタ１〜３には１″が共にラッチ
されるので、比較回路４のアンドゲート４１の出力には
“１°が生成されて、正しいセンサ情報となる。
一方、センサ出力にノイズ等が現われれば、各シフトレ
ジスタ１〜３のラッチ状態は全て同一とはならないので
、アンドゲート４１の出力は“０゛のままであり、ノイ
ズ除去が可能となるのである。
ジスタ１〜３のラッチ状態は全て同一とはならないので
、アンドゲート４１の出力は“０゛のままであり、ノイ
ズ除去が可能となるのである。
尚、上記実施例では、シフトレジスタを３段縦続接続し
て、３つのラッチ出力を比較するようにしているが、２
段以上あれば良いものである。段数が多い程信頼性は向
上するが、センサ出力の時間遅延が大となることは避け
られないものである。
て、３つのラッチ出力を比較するようにしているが、２
段以上あれば良いものである。段数が多い程信頼性は向
上するが、センサ出力の時間遅延が大となることは避け
られないものである。
発明の効果
軟土の如く、本発明によれば、クロックによりセンサ出
力を順次サンプリングラッチするラッチ回路を設け、各
ラッチ出力を比較するようにしているので、センサ信号
のなまりも無しにセンサ情報を正しく導出することかで
きるという効果がある。
力を順次サンプリングラッチするラッチ回路を設け、各
ラッチ出力を比較するようにしているので、センサ信号
のなまりも無しにセンサ情報を正しく導出することかで
きるという効果がある。
また、センサ出力の本数が多くてもランチ回路をそれに
応じたビット数のシフトレジスタ構成とすれば良いので
、ハードウェア的にも従来例に比し得策となるものであ
る。
応じたビット数のシフトレジスタ構成とすれば良いので
、ハードウェア的にも従来例に比し得策となるものであ
る。
第１図は本発明の実施例のブロック図、第２図（Ａ）、
（Ｂ）は第１図の比較回路の具体例を夫々示す図である
。 主要部分の符号の説明 １〜３・・−・・・シフトレジスタ ４・・・比較回路
（Ｂ）は第１図の比較回路の具体例を夫々示す図である
。 主要部分の符号の説明 １〜３・・−・・・シフトレジスタ ４・・・比較回路
Claims (1)
- （１）所定クロックタイミングにより前段からの入力を
ラッチすべく互いに縦続接続された複数のラッチ手段と
、前記ラッチ手段の各段のラッチ出力を比較する比較手
段とを含み、前記ラッチ手段の初段入力にセンサ出力情
報を印加し、前記比較手段の出力をセンサ正読情報とす
ることを特徴とするセンサ情報補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089642A JPH03287011A (ja) | 1990-04-04 | 1990-04-04 | センサ情報補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089642A JPH03287011A (ja) | 1990-04-04 | 1990-04-04 | センサ情報補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03287011A true JPH03287011A (ja) | 1991-12-17 |
Family
ID=13976426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089642A Pending JPH03287011A (ja) | 1990-04-04 | 1990-04-04 | センサ情報補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03287011A (ja) |
-
1990
- 1990-04-04 JP JP2089642A patent/JPH03287011A/ja active Pending
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