JPS63171077A

JPS63171077A - 画像メモリ

Info

Publication number: JPS63171077A
Application number: JP61276513A
Authority: JP
Inventors: Takumi Okamura; 巧岡村; Noboru Kojima; 昇小島; Himio Nakagawa; 一三夫中川; Mitsuo Nakajima; 満雄中嶋; Kazuo Kondo; 和夫近藤; Shuzo Matsumoto; 脩三松本; Tsuratoki Ooishi; 貫時大石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-11-21
Filing date: 1986-11-21
Publication date: 1988-07-14
Anticipated expiration: 2010-06-28
Also published as: JPH0761142B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ビデオ信号を記憶再生可能な画像メモリに係
り、特に標本化して量子化されたビデオ信号を所定時間
遅延させてデジタル信号処理を行なうに好適な画像メモ
リに関するものである。

〔従来の技術〕

標本化し量子化した画像信号を所定時間遅延する、ある
いは、記憶する画像メモリは、高画質テレビジョンシス
テム、高機能ビデオテープレコーダ、ディジタルテレビ
ジョンシステムなどの基本的構成要素として、使いやす
く汎用性に冨む事が要求される。従来、このようなシス
テムの画像メモリには、ビット当りのコストが安い汎用
のダイナミックランダムアクセスメモリを複数個並列に
用いていた。しかし、１チツプあたりの記憶容量が２５
６にビットや１Ｍビットと大容量化してくると、画像信
号処理で必要とするメモリ容量が１チツプで実現できる
ようになり、従来の複数個並列に接続する方法ではメモ
リ容量の利用効率が悪くなってしまう。そこで最近では
、長尻・原による「テレビやＶＴＲのフィールド・メモ
リ用３２０行×７００列構成の画像専用直列入出力型ダ
イナミック・メモリ」１日経エレクトロニクス、１９８
５年２月１１日号、　ＰＰ２１９−２５９　　に述べら
れているように、１水平走査線に対応するデータを直列
に高速入出力できる専用のダイナミックメモリも考案さ
れてきている。しかし、前記メモ′りでも、標本化周波
数を４倍の色副搬送波周波数（以下、ｆｓｃと略す）と
するシステムや、メモリに書込むデータとメモリから読
出すデータとを夫々任意にまびくことにより、例えば画
面を縮小したり、画面を拡大したりするビデオ信号処理
としての一般的な機能を持つものではなかった。

〔発明が解決しようとする問題点〕

上記従来例では、画像メモリにデータを誉込むための畳
込みクロック（以後、ＷＣＬＫと記す。）と画像メモリ
からデータを読出すための読出しクロック（以後、ＲＣ
ＬＫと記す。）のサイクルを個々に設定することかで亀
ないため、例えばＷＣＬＫのサイクルを大きくして書込
みデータ（以後、ＤＩＮと記す。）をまびくことにより
縮小画面をメモリに取込む機能や、ＲＣＬＫのサイクル
を大きくして読出しデータ（以後、ＤＯＵＴと記す。）
を引伸ばすことにより得られる拡大機能などを実現しよ
うとすると、外部回路構成が複雑になるという欠点をも
っている。

本発明の目的は、上記従来技術の欠点に鑑み、ＷＣＬＫ
とＲＣＬＫのサイクルの個別の設定を可能とすることで
上記機能を容易に実現できるようにするとともに、例え
ば画像信号のブランキング期間のデータの書込みを停止
することによりメモリ容量の利用効率が高められるよう
にすることにある。

〔問題点を解決するための手段〕

上記目的は、画像メモリを制御するマスタクロック（以
後、ＣＬＫと記す。）を任意にまびくことのできるゲー
ト回路を書込み用と読出し用とに別々に設け、各ゲート
回路が夫々別々の制御信号により制御されたクロックを
夫々ＷＣＬＫおよびＲＣＬＫとしてＤＩＮの取込み用ク
ロックおよびＤＯＵＴの取出し用クロックとして用いる
とともに、ＷＣＬＫをカウントするカウンタ（以後、Ｗ
カウンタと記す。）とＲ，ＣＬ　Ｋ　８カウントするカ
ウンタ（以後、Ｒカウンタと記す。）とを別個に設け、
かつ各カウンタのカウントデコード値を受けて、ＤＩＮ
として取込んだデータをメモリセルアレイに書込むため
の動作開始をリクエストする信号（以後、ＲＲｅｑと記
す。）とＤＯＵＴ用のデータをメモリセルアレイから読
出す動作開始をリクエストする信号（以後、ＷＲｅｑと
記す。）８発生する回路を別個に設けることにより達成
される。

さらに、ＣＬＫをカウントし、かつリセット信号（以後
、ＲＥＳと記す。）によりカウント値が初期設定され、
カウント値が成る値になるとカウント動作を停止するカ
ウンタ（以後、ＣＬＫカウンタと記す。）を設け、この
ＣＬＫカウンタがカウント動作中はＲカウンタのカウン
ト動作を停止させるとともに、ＣＬＫカウンタからのカ
ウントデコード値とＲカウンタからのカウントデコード
値を受け、上記のＲＲｅｑ発生回路からＲＲｅｑを出力
し、このＲＲｅｑにしたがってメモリセルアレイからの
データ読出しを行なうための動作を開始することで、よ
り好適な画像メ％　ＩＪとすることができる。

〔作用〕通常ダイナミック形メモリセルアレイのようにアクセス
時間の遅いメモリセルアレイにおいては、入出力段にシ
リアル−パラレル変換器（以後、ＳＰ変換器と記す。）
およびパラレル−シリアル変換器（以後、ＰＳ変換器と
記す。）とを設け、入出力データのメモリセルアレイへ
の書込みおよび読出しを例えばｍビット（こパラレル変
換されたデータで行なうことにより、メモリへの高速な
シリアルデータの書込みおよび絖出しを可能さしている
。

このようなメモリにおいて、上記のように任意にＣＬＫ
を制御できるゲート回路とゲート信号を書込み用と読出
し用とで夫々別個に設ける（以後、読出し用ゲート回路
とゲート信号をＷゲート回路とＣＧＷ、−ｉｉ込み用ゲ
ート回路とゲート信号をＲゲート回路とＣＧＲと記す。

）ことにより、ＣＬＫに同期し、かつ夫々ＣＬＫ単位で
任意にクロックサイクルが設定できるＷＣＬＫおよびＲ
ＣＬＫ−’９得ることができ、例えばＣＬＫをＣＧＷに
より１／２まびきすることによりＷＣＬＫのクロックサ
イクルは２倍となり、１／２まぴきされたＤＩＮをメモ
リ内容易に取込むことができる。さらに、任意にゲート
されたＷＣＬＫをカウントすることで、例えばＷＣＬＫ
により任意にまびかれたＤＩＮがＳＰ変換器にとれだけ
取込まれたかを確認することができ、ＳＰ変換器のビッ
ト数分だけ取込まれたことを確認した信号をデコード値
としてＷＲｅ　ｑ発生回路に導き、ＷＲｅｑ／こよりメ
モリセルアレイへのＳＰ変換されたデータの書込むため
の各回路動作を開始させることで、容易に１／２に縮小
された画面を連続してメモリ内に取込みことができる。

また、例えばＣＬＫをＣＧＲにより１／３まぴきするこ
七によりＲＣＬ　Ｋのクロックサイクルは３倍となり、
メモリセルアレイからパラレルに読出されたデータをＰ
Ｓ変換器で３倍に引伸されたＤＯＩＪＴを取出すことが
でき、さらに上記同様ＲＣＬＫによってＰＳ変換器から
ＤＯＵＴがどれだけシリアルに取出されたかを確認でき
、確認信号をデコード値としてＲＲｅｑ発生回路に導き
、ＲＲｅｑによりメモリセルアレイから新たなデータを
読吊すための各回路動作を開始させることで、容易に３
倍に拡大された画面を連続してメモリから取出すことが
できる。

さらに、上記のようなＣＬＫカウンタを設け、このカウ
ンタのデコード値にしたがってＲＲｅ（Ｉｆ発生させる
ことで、例えば画像データのブランキング期間ｉこゲー
トをかけてブランキングデータの誉込みと読出しを停止
した場合に、ブランキング期間中に各カウンタをリセッ
トすると、出力端子へのデータ読出し停止中においても
、ＲＣＬＫカウンタからのデコード値によりＲＲｅｑが
発生し、メモリセルアレイからＰＳ変換器へのデータ読
出しが可能となり、ゲートが開いて読出しが開始される
とともにリセットにより初期設定されたアドレスのデー
タを直に連続して読出すことができる。

〔実施例〕

以下、本発明の一実施例と、回路動作例を第１図と第２
図を用いて説明する。

第１図の一実施例において、１は高速なシリアルデータ
ＤＩＨの入力端子、２は高速なシリアルデータＩ）ｏｔ
ｙ’ｒの出力端子、３はＳＰ変換器、４は入力バツ７ア
レジスタ、５はメモリセルアレイ、６は出力バツファレ
ジスタ、７はＰＳ変換器、８はアドレスデコーダ、９は
アドレス発生回路であり、上記説明したようにＷＣＬＫ
によりＳＰ変換器に取込んだＤＩＮを例えばｍビットに
パラレル変換してメモリセルアレイ５に書込み、またメ
モリセルアレイ５からｍビットのパラレルなデータを読
出してＰＳ変換することで、高速なシリアルデータの入
出力を可能としている。この一実施例では、アドレス発
生回路９から時分割に読出しアドレス（以後、Ｒアドレ
スと記す。）と豊込みアドレス（以後、Ｗアドレスと記
す。）とリフレッシュアドレス（以後、ＲＥＦアドレス
と記す。）とが出力され、これらの各アドレスを受けて
アドレスデコーダ８がメモリセルアレイ５へのアドレス
を指定する。したがって、メモリセルアレイ５では、読
出しと書込みとリフレッシュとが時分割で行なわれ、互
いに同時に行なわれることはない。

上記のように、各アドレスを時分割に発生するための制
御信号を供給する回路がサイクル発生回路１０であり、
ＲＲｅｑ発生回路２３からのＲＲｅｑ。

ＷＲｅｑ発生回路２４からのＷＲｅｑおよびＲＥＦＲｅ
（１発生回路２５からのＲＥＦＲｅｑを受け、例えば読
出し、書込み、リフレッシュの順に優先度を設けて、書
込みサイクル（以後、Ｒサイクルと記す。）と読出しサ
イクル（以後、Ｗサイクルと記す。）とリフレッシュサ
イクル（以後、ＲＥＦサイクルと記す。）とが互いに重
複しないようにアドレス発生回路９に供給する。アドレ
ス発生回路９は、この各サイクルに応じて各アドレス信
号を時分割に発生し、アドレスデコーダ８に供給する。

第８図は、上記のサイクル発生回路１０の一実施例であ
り、１５０はタイミング発生回路２１でＣＬＫを分周す
ることにより得られるφ０位相の信号の入力端子、１５
１はＲＲｅｑの入力端子、１５２はＷＲｅｑの入力端子
。

１５３はＲＥＦＲｅｑの入力端子、　１５４〜１５６は
夫々Ｒサイクル、Ｗサイクル、ＲＥＦサイクルの出力端
子、１５７〜１５９はＳＲ型スフリップフロップ１６０
．１６１はインバータ、　１６２．１６５はＡＮＤ回路
、１６４〜１６６はＤ型りリップ７０ツブ、１６７〜１
６９はエツジ検出回路である。第９図は、第８図の一実
施例の動作を表わすタイムチャート図であり、第８図の
各部の主要部分の動作を′Ｎ９図のごとくとなる。例え
ば、ＲＲｅｑ９ａ　　がＳＲＲ７リツプフロツプ１５７
に入力されると、Ｑ＋出力９ｅは’Ｈｉｇｈ“となり、
他の７リツプフロツグ１５８，１５９のＱ２．Ｑ３出力
９ｆ、９ｇにゲートがかかり、Ｑ１出力のみがＤ型７リ
ツプフロツプ１６４〜１６６に導かれ、φｏ９ｄ　　で
ランチされ、Ｒサイクル９ｈとして出力される。エツジ
検出１６９は、このＲサイクル９ｈの前エツジ９６を検
出し、ＳＲＷフリソプフロンプのＲ入力に導かれ、Ｑ１
９ｅ出力が’　Ｌｏｗ“にリセットされる。他のサイク
ルも同様に動作し、図示のごとく各サイクル９ｈ〜９ｊ
は互いに重複しない。この場合、各サイクルの期間はφ
０によって設定される。

以上より、ＲＲｅｑおよびＷＲｅ　ｑ　；ｉ、夫々出力
端のＰＳ笈換器７でのＲＣＬＫによるシリアルデータの
取出しサイクルと入力端のＳＰ変換器６でのＷＣＬＫに
よるシリアルデータの取込みサイクルに応じて供給し、
かつメモリセルアレイ５におけるリフレッシュサイクル
に応じてＲＥＦＲｅｑ　；ｉ供給することにより、高速
なシリアルデータのメモリへの入出力を連続かつ同時に
行なうことができる。

以下、各Ｒｅｑ発生について説明する。

第１図の一実施例において、１１はＲＥＳの入力端子、
１２はＣＧＨの入力端子、１３はＣＧＷの入力端子、１
４はＣＬＫの入力端子であり、ここで各入力端子１１〜
１４の容入力信号を夫々第２図に示す２ｂ。

２ｃ、　２ｅ、　２ａとすると、Ｒゲート回路１５２よ
びＷゲート回路１６の出力には夫々ＣＧＲとＣＧＷとで
夫々別個にゲートされたＲ　ＣＬ　Ｋ２ｄとＷ　ＣＬ　
Ｋ２ｆとが得られる。これらのＲＣＬ　Ｋ２ｄとＷＣＬ
Ｋ２ｆとは夫々ＰＳ変換器７のシフト用のクロックおよ
びＳＰ変換器のシフト用クロックとして用いられるとと
もに、Ｒカウンタ１７およびＷカウンタ１９にも導かれ
る。したがって、例えばＳＰ変換器６でＤ　Ｉ　Ｎが１
つ取込まれデータがシフトすると、Ｗカウンタ１９のカ
ウント値も１だけ進む。同様に、ＰＳ変換器７に取込ま
れたパラレルなデータがシリアルに１ビツト出力端２側
にシフトすると、Ｒカウンタ１７のカウント値も１だけ
進む。そこで、Ｒカウンタ１７とＷカウンタ１９とのカ
ウント値を夫々ＰＳ変換器７とＳＰ変換器５のビット変
換値と同じに選ぶことにより、各ゲート回路１５．１５
で任意にゲートされたＲＣＬＫおよびＷＣＬＫを用いて
も、夫々ＰＳ変換器７でパラレルに読出されたデータが
すべてシリアルに変換されて取出されるタイミングおよ
びＳＰ変換器３にシリアルに取込まれたデータでＳＰ変
換器が満杯となるタイミングをカウント値として検出す
ることができる。第２図の例では、ＰＳ変換器７および
ＳＰ変換器５のビット変換量を１２ビツトとし、Ｒカウ
ンタ１７とＷカウンタ１９のカウント値を１２に選んで
いる。この場合、例えばＲカウンタ１７のカウント出力
は２ｈのように、Ｒクロックの１２サイクル周期で発生
する。

また、図示しないが、Ｗカウンタ１９のカウント出力も
Ｗクロックの１２サイクル周期で発生する。

ＲＥＦカウンタ２０はＲカウンタ１７およびＲＥＦカウ
ンタ１９と異なり、メモリセルアレイ５におけるリフレ
ッシュサイクルが最適上なるようにカウント値が選ばれ
る。第２図の例では１５に選ばれている０上記の各カウンタ１７．１９．２０の出力を受けて、各
Ｒｅｑ発生回路２３〜２５からＲＲｅ　ｑ　２ｉ　、　
ＷＲｅ　ｑ　２ｊ。

ＲＥＦＲｅ　ｑ２ｋが発生し、上記第８図と第９図で説
明したようにサイクル発生回路１０゛により、φｏ２１
に同期して各サイクルが２６のように指定される。

このサイクル２６を受けてアドレス発生回路９から２ｐ
に示すように時分割に各アドレスが出力される。

以上により、例えばＲＬｏａｄ２ｑにより出力バッファ
レジスタ６からＰＳ変換器７に導かれたパラレルなデー
タを全てシリアル変換した後に、再度新たにＲＬｏａｄ
２ｑによりパラレルなデータを導くまでの１サイクル（
第２図の例ではＲＣＬＫの１２ビツトが１サイクル）期
間中に、ＲＲｅｑが発生し、Ｒサイクルが割当てられ、
Ｒアドレスにしたがってメモリセルアレイ５から読出し
たデータが出力バッファレジスタに転送され、再度ＰＳ
変換器７に新たなデータを転送する準備が実行される。

これにより２ｓのように高速なシリアルなりｏ　ＵＴの
連続読出しが可能となる。また、ＳＰ変換器３にシリア
ルなりＩＮが変換ビット分だけ取込まれた後にデータを
ＷＬｏａｄ２ｒにしたがって入力バッファレジスタ４１
こパラレル−こ転送し、新たなシリアルＤＩＮが再び変
換ピット分だけ取込まれるまでの１サイクル（第２図の
例ではＷＣＬＫの１２ビツト分が１サイクル）期間中に
ＷＲｅｑが発生し、Ｗサイクルが割当てられ、Ｗアドレ
スにしたがって入力バッファレジスタ４からメモリセル
アレイ５へのデータ書込みが行なわれ、再度ＳＰ変換器
３から入力バッファレジスタ４ヘパラレルデータの転送
する準備が実行される。これにより、２ｔのように、高
速なシリアルＤ［Ｎの連続書込みが可能となる。

第１図の本発明の一実施例では、さらにＣＬＫ、１ンタ
１８とＯＲ回路２２８設け、ＲＣＬＫ２ｄが停止してい
る期間中にもＣＬＫ％カウントするカウンタ１８のカウ
ント値を検出し、ＲＲｅ　ｑ発生回路２３に導き、ＲＲ
ｅｑを発生させている。

ざらにＲＥＳ２ｂをも検出し、ＯＲ回路２２を通してＲ
Ｒｅｑ発生回路２３に導き、ＲＲｅｑを発生させている
。この場合、ＣＬＫカウンタ１８はＲＥＳ２ｂでリセッ
トし、設定したカウント値２ｇ−を出力した後、カウン
トを停止する。また、ＣＬＫカウンタ１８がカウントし
ている期間はＲカウンタ１７のカウントは停止され、Ｒ
カウンタ出力は２ｈのようになる。

これらのＣＬＫカウンタ出力２ｇｃ！＝Ｒカウンタ出力
２ｈとＲＥＳ２ｂとがＲＲｅｑ発生回路に導かれること
により、２１に示すようにＲＥＳ２ｂ後直ちにＲＲｅｑ
が発生し、次に、ＣＬＫカウンタ１８からのカウンタ出
力２ｇによるＲＲｅｑが発生し、その後はＲカウンタ１
７からの周期的なカウンタ出力２ｈｔこよるＲＲｅｑが
発生する。この結果、２Ｂに示すようにＲＥＳ２ｂ後、
直ちＩｃ　Ｒサイクルが割当てられ、このＲサイクルで
例えば（ｏ）Ｈのアドレス値のデータがメモリセルアレ
イ５から出力バッファレジスタ乙に読出され、ＲＬｏａ
ｄ　２ｑ　ｉこより、ＰＳ変換器７に転送され２ｓＪこ
示すように（０）Ｒのアドレス値のデータ％ＣＬＫカウ
ンタ１７のカウント値２ｇ近傍から出力することが可能
となる。これにより、初期設定アドレス値のデータをよ
り早く取出すことができ、より使い易いメモリとなる。

第５図は第１図の本発明の他の前作例を示すタイムチャ
ートである。第３図において、５ａ〜３ｔの各信号は第
２図の２ａ〜２ｔと同じ信号である。以下第３図を用い
て、第１図の本発明の特徴をより詳しく説明する。

第３図の動作例が第２図の動作例と異なるところは、Ｃ
ＧＲ３ｃおよびＣＧＷ５ｅによる各クロックの停止期間
が長く、かつ同じ長さとなっていることである。そして
、ＲＣＬＫｓｄおよびＷＣＬＫ５ｆは図示するようにＣ
ＬＫカウンタ出カ５ｇが発生した後に同時に生じる。

このようにＣＧＲｌｃおよびＣＧＷ５ｅを選ぶことによ
り、ＤＯＵＴ　５８とＤｘＮ５ｔのアドレスタイミング
が図示のごとく同じとなり、例えば、アドレス（１）Ｒ
のデータがＤＯＵＴとして出方されている期間にＤｆＮ
として入力されるデータは、アドレス（１）ｗに書込ま
れる。したがって、例えばこの一実施例のメモリ出力を
次段のメモリ入力として用いることで容量に遅延量２倍
のデータを得るこ七ができる。

また、２ｓのとと（ＲＣＬＫ３ｄが生じるとともに、初
期アドレス（Ｑ）　Ｈのデータから順次出方することが
できる。これは、画像信号の以上によりブランキング期
間の書込みおよび読出しを停止し、メモリ容量の使用効
率を高める場合に、他のアドレスのデータが出力される
ことを防げ゛るため、都合が良い。

ＣＧ　Ｒ２ｃまたはＣＧＷ２ｅによって、ＲＣＬＫ２ｄ
またはＷＣＬＫ２ｆをまびくことにより、ＲＲｅｑ２ｉ
またはＷＲｅｑ３ｉの発生サイクルが大きくなり、各サ
イクル２６に割当てられるＲサイクルまたはＷサイクル
の割当てサイクルも大きくなり、Ｄ□Ｕ７２ｓの個々の
データが引伸ばされること、またはＤＩＮ２ｔの個々の
データがまびかれることが容易に類推できるためここで
は説明を略く。このことから、本発明を用いることで拡
大画面のメモリからの続出し、および縮小画面のメモリ
への薔込みも容易に実現できることが分かるであろう。

次（こ、第１図の本発明の一実施例の破線で囲まれたＲ
ゲート回路１５とＲカウンタ１７とＣＬＫカウンタ１８
とＯＲ回路２２とＲＲｅｑ発生回路２３とからなるＲＲ
ｅｑタイミング発生回路と、Ｗゲート回路１６とＷカウ
ンタ１９とＷＲｅｑ発生回路とからなるＷＲｅｑタイミ
ング発生回路と、ＲＥＦカウンタ２０とＲＥＦＲｅｑ　
　発生回路２５とからなるＲＥＦＲｅｑタイミング発生
回路の具体的な例について説明する。

第４〜第３図は夫々上記の各Ｒｅｑタイミング発生回路
の具体的な一例、第７図はその動作を示すタイミングチ
ャートである。

第４〜第３図において、５０〜５５は夫々ＣＬＫ。

ＣＧＲ，ＲＥＳ、ＣＧＷの入力端子、５４〜５６は夫々
ＲＲｅｑ、ＷＲｅｑ、ＲＥＦＲｅｑ　の出力端子、６０
〜７５はカウンタ、８０〜８３はＤ型７リツグフロツグ
。

９０〜１００はインバータ、１１０〜１１８はＮＡＮＤ
ＡＮＤ回路０〜１２４はＡＮＤ回路であり、かつ破線で
囲んだ１３０〜１３３は夫々Ｒカウンタ１７．ＣＬＫカ
ウンタ１８．Ｗカウンタ２０．ＲＥＦカクンタ２１の一
例である。第７図のタイムチャートにおける７ａ〜７ｖ
は第４〜第３図の各主要部の波形を示しており第４〜第
３図に図示している。まず、第４図の動作について説明
する。第４図において７ａは端子５０からのＣＬＫ、７
ｂは端子５２からのＲＥＳ、７ｃは端子５１からのＣＧ
Ｒ，７ｄはＡＮＤ回路１２０でＣＬＫ７ａをＣＧ　Ｒ７
ｃによりゲートしたＲＣＬＫ、７ｅはカウンタ６０〜６
３の４出力のＮＡＮＤ１１２の出力に得られるデコード
パルスであり、このパルスの’Ｈｉｇｈ″期間のみＣＬ
Ｋカウンタ１′５０のカウント動作が実行される。逆に
ＲＥＳ７ｂとＮＡＮＤ１１２出カフｅが’Ｈｉｇｈ″の
期間はＲカウンタ１３１のカウント動作が停止される。

７ｆはカウンタ６６のキャリー出力Ｃ。

７ｇはＲＥＳ７ｂＬ！：ＣＬＫカウンタ１６０のキャリ
ー出カフｆとの論理和をＤＷフリップ７０ツブ８０でラ
ッチして得られるＱ出力、　７ｈは例えばＱ１出カフｇ
とＣＬＫ７ａとの論理積をとったＮＡＮＤｌｌｌの出力
信号、７１はＲカウンタ１３１のキャリー出力、７ｊ。

７には上記と同様にして得られるＱ２出力とＮＡＮＤ　
１１４の出力信号、　７１は７ｈと７にとの論理和とし
て得られるＲＲｅｑである。

次にＷＲｅｑ発生の動作について説明する。第５図（こ
おいて、ＣＬ　Ｋ７ａ、　：ＲＥ　Ｓ７ｂは第４図と同
じ、７′Ｏは端子５３からのＣＧＷ、７ｐはＡＮＤ１２
２においてＣＬＫ７ａをＣＧＷ７’ｏによりゲートした
ＷＣＬＫ。

７ｑはＷカウンタ１５２のキャリー出力、　７ｒはキャ
リー出カフｑをＤＷフリップ７０ツブ８２でランチして
得られるＱ３出力、　７Ｂは例えばＱ３出カフｒとＣＬ
Ｋ７ａを反転した信号との論理積で得られるＷＲｅｑで
ある。

次に、ＲＥＦＲｅｑ発生動作について説明する。

第３図ｉｃおいて、ＣＬ　Ｋ７ａ、　ＲＥ　Ｓ７ｂは第
４図と同じ、７ｔはカウンタ７５のキャリー出力、７１
１はＲＥＦカウンタ１３３のキャリー出カフｔをラッチ
することにより得られるＱ４出力＋　７Ｖは上記同様に
して得られるＲＥＦＲｅｑである。

以上のように、例えば第４〜第３図の各Ｒｅｑタイミン
グ発生回路を用いることにより、第１図の本発明の一実
施例で説明した動作を矛盾なく実現することができる。

以上、本発明の一実施例として第１図の一つのみを上げ
て説明したが、本発明は第１図の構成に限定されるもの
ではなく、高速なシリアルデータの書込みおよび読出し
ができるように、内部にデータのＳＰｆ換およびＰＳ変
換機能とアドレス発生回路９とアドレス発生回路を制御
する回路を含み、かつこの制御回路においてマスタクロ
ックＣＬＫを書込みと読出しとで夫々側々にゲートする
ことができる機能と各ゲートされたＲ　ＣＬ　ｉ（とＷ
ＣＬＫをカウントするカウンタと、谷カウンタ出力に応
じてＲＲｅｑとＷＲｅｑとを発生する機能とかつＲＲｅ
　ｑは少なくともゲートされない（、’　Ｌ　Ｋをカウ
ントするカウンタ出力に応じても発生する機能を有した
メモリ全てもを含む。

〔発明の効果〕

本発明によれば、入力データのまびきによる縮小画面の
取込み、出力データの引伸ばしによる拡大画面の取出し
が容易に実現できるとともに、例えば画像信号のブラン
キング期間の書込みおよび読出しを停止してメモリ容量
の利用効率を上げる場合にも、読出し開始とともに初ル
」設定したアドレスのデータを直ち出力することが可能
となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の不発明の一実施例の動作を示すタイムチャート
図、第５図は第１図の本発明の一実施例の他の動作を示
すタイムチャート図、第４図は第１図の本発明の一実施
例に用いられるＲＲｅｑタイミング発生回路の具体的な
一実施例の回路図、第５図はＷＲｅｑタイミング発生回
路の具体的な一実施例の回路図、第３図は］（ＥＦＲｅ
ｑタイミングの具体的な一実施例の回路図、第７図は第
４図。第５図、Ｗｃ６図の回路動作を示すタイムチャート図、
第８図は第１図の本発明の一実施例に用いられるサイク
ル発生回路の具体的な一実施例の回路図、第９図は第８
図の一実施例の回路動作を示すタイムチャート図である
。符号の説明３・・・ＳＰ変換器４・・・入力バッファレジスタ５・・・メモリセルアレイ６・・・出カバソファレジスタ７・・・ＰＳ変換器　　　８・・・アドレスデコーダ９
・・・アドレス発生回路１０・・・サイクル発生回路１５・・・Ｒゲート回路　　１６・・・Ｗゲート回路１
７・・・Ｒカウンタ　　　１８・・・ＣＬＫカウンタ１
９・・・Ｗカウンタ　　　２０・・・ＲＥＦカウンタ２
１・・・タイミング発生回路２２・・・ＯＲ回路　　　　２６・・・ＲＲｅｑ発生回
路２４・・・ＷＲｅｑ発生回路

Claims

【特許請求の範囲】

１、シリアルな入力データをパラレルなデータに変換す
るシリアル−パラレル変換回路と、パラレルに変換され
たデータを書込む手段と、該書込み手段からパラレルに
読出されたデータをシリアルなデータに変換するパラレ
ル−シリアル変換回路と、該書込み手段に書込みアドレ
スと読出しアドレスとを時分割に供給するアドレス発生
回路と、該アドレス発生回路を制御するアドレス発生制
御回路とを具備し、かつ該アドレス発生制御回路に少な
くともマスタクロックを２つ以上別々にかつ任意にまび
く第１と第２のまびき手段と、この２つのまびき手段か
ら得られる夫々のクロックをカウントする第１と第２の
カウンタと、マスタクロックをカウントする第３のカウ
ンタと、第１と第３のカウンタのカウント出力に応じて
読出し制御信号を発生する手段と、第２のカウンタのカ
ウント出力に応じて書込み制御信号を発生する手段を有
し、かつ第１のまびき手段から得られたクロックを上記
ＰＳ変換器内でパラレルに取込んだデータをシリアルに
転送するクロックとして用い、第２のまびき手段から得
られたクロックを上記ＳＰ変換器内にシリアルに取込ま
れたデータを順次転送するクロックとして用いることを
特徴とする画像メモリ。