JPH0761142B2 - 画像メモリ - Google Patents
画像メモリInfo
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- JPH0761142B2 JPH0761142B2 JP61276513A JP27651386A JPH0761142B2 JP H0761142 B2 JPH0761142 B2 JP H0761142B2 JP 61276513 A JP61276513 A JP 61276513A JP 27651386 A JP27651386 A JP 27651386A JP H0761142 B2 JPH0761142 B2 JP H0761142B2
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- JP
- Japan
- Prior art keywords
- data
- counter
- clock
- output
- circuit
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオ信号を記憶再生可能な画像メモリに係
り、特に標本化して量子化されたビデオ信号を所定時間
遅延させてデジタル信号処理を行なうに好適な画像メモ
リに関するものである。
り、特に標本化して量子化されたビデオ信号を所定時間
遅延させてデジタル信号処理を行なうに好適な画像メモ
リに関するものである。
標本化し量子化した画像信号を所定時間遅延する、ある
いは、記憶する画像メモリは、高画質テレビジヨンシス
テム，高機能ビデオテープレコーダ，デイジタルテレビ
ジヨンシステムなどの基本的構成要素として、使いやす
く汎用性に富む事が要求される。従来、このようなシス
テムの画像メモリには、ビツト当りのコストが安い汎用
のダイナミツクランダムアクセスメモリを複数個並列に
用いていた。しかし、１チツプあたりの記憶容量が256K
ビツトや1Mビツトと大容量化してくると、画像信号処理
で必要とするメモリ容量が１チツプで実現できるように
なり、従来の複数個並列に接続する方法ではメモリ容量
の利用効率が悪くなつてしまう。そこで最近では、長見
・原による「テレビやVTRのフイールド・メモリ用320行
×700列構成の画像専用直列入出力型ダイナミツク・メ
モリ」，日経エレクトロニクス,1985年２月11日号,PP21
9−239に伸べられているように、１水平走査線に対応す
るデータを直列に高速入出力できる専用のダイナミツク
メモリも考案されてきている。しかし、前記メモリで
も、標本化周波数を４倍の色副搬送波周波数（以下、fs
cと略す）とするシステムや、メモリに書込むデータと
メモリから読出すデータとを夫々任意にまびくことによ
り、例えば画面を縮小したり、画面を拡大したりするビ
デオ信号処理としての一般的な機能を持つものではなか
つた。
いは、記憶する画像メモリは、高画質テレビジヨンシス
テム，高機能ビデオテープレコーダ，デイジタルテレビ
ジヨンシステムなどの基本的構成要素として、使いやす
く汎用性に富む事が要求される。従来、このようなシス
テムの画像メモリには、ビツト当りのコストが安い汎用
のダイナミツクランダムアクセスメモリを複数個並列に
用いていた。しかし、１チツプあたりの記憶容量が256K
ビツトや1Mビツトと大容量化してくると、画像信号処理
で必要とするメモリ容量が１チツプで実現できるように
なり、従来の複数個並列に接続する方法ではメモリ容量
の利用効率が悪くなつてしまう。そこで最近では、長見
・原による「テレビやVTRのフイールド・メモリ用320行
×700列構成の画像専用直列入出力型ダイナミツク・メ
モリ」，日経エレクトロニクス,1985年２月11日号,PP21
9−239に伸べられているように、１水平走査線に対応す
るデータを直列に高速入出力できる専用のダイナミツク
メモリも考案されてきている。しかし、前記メモリで
も、標本化周波数を４倍の色副搬送波周波数（以下、fs
cと略す）とするシステムや、メモリに書込むデータと
メモリから読出すデータとを夫々任意にまびくことによ
り、例えば画面を縮小したり、画面を拡大したりするビ
デオ信号処理としての一般的な機能を持つものではなか
つた。
上記従来例では、画像メモリにデータを書込むための書
込みクロツク（以後、WCLKと記す。）と画像メモリから
データを読出すための読出しクロツク（以後、RCLKと記
す。）のサイクルを個々に設定することができないた
め、例えばWCLKのサイクルを大きくして書込みデータ
（以後、DINと記す。）をまびくことにより縮小画面を
メモリに取込む機能や、RCLKのサイクルを大きくして読
出しデータ（以後、DOUTと記す。）を引伸ばすことによ
り得られる拡大機能などを実現しようとすると、外部回
路構成が複雑になるという欠点をもつている。
込みクロツク（以後、WCLKと記す。）と画像メモリから
データを読出すための読出しクロツク（以後、RCLKと記
す。）のサイクルを個々に設定することができないた
め、例えばWCLKのサイクルを大きくして書込みデータ
（以後、DINと記す。）をまびくことにより縮小画面を
メモリに取込む機能や、RCLKのサイクルを大きくして読
出しデータ（以後、DOUTと記す。）を引伸ばすことによ
り得られる拡大機能などを実現しようとすると、外部回
路構成が複雑になるという欠点をもつている。
本発明の目的は、上記従来技術の欠点に鑑み、WCLKとRC
LKのサイクルの個別の設定を可能とすることで上記機能
を容易に実現できるようにするとともに、例えば画像信
号のブランキング期間のデータの書込みを停止すること
によりメモリ容量の利用効率が高められるようにするこ
とにある。
LKのサイクルの個別の設定を可能とすることで上記機能
を容易に実現できるようにするとともに、例えば画像信
号のブランキング期間のデータの書込みを停止すること
によりメモリ容量の利用効率が高められるようにするこ
とにある。
上記目的は、画像メモリを制御するマスタクロツク（以
後、CLKと記す。）を任意にまびくことのできるゲート
回路を書込み用と読出し用とに別々に設け、各ゲート回
路が夫々別々の制御信号により制御されたクロツクを夫
々WCLKおよびRCLKとしてDINの取込み用クロツクおよびD
OUTの取出し用クロツクとして用いるとともに、WCLKを
カウントするカウンタ（以後,Wカウンタと記す。）とRC
LKをカウントするカウンタ（以後、Ｒカウンタと記
す。）とを別個に設け、かつ各カウンタのカウントデコ
ード値を受けて、DINとして取込んだデータをメモリセ
ルアレイに書込むための動作開始をリクエストする信号
（以後、RReqと記す。）とDOUT用のデータをメモリセル
アレイから読出す動作開始をリクエストする信号（以
後、WReqと記す。）を発生する回路を別個に設けること
により達成される。
後、CLKと記す。）を任意にまびくことのできるゲート
回路を書込み用と読出し用とに別々に設け、各ゲート回
路が夫々別々の制御信号により制御されたクロツクを夫
々WCLKおよびRCLKとしてDINの取込み用クロツクおよびD
OUTの取出し用クロツクとして用いるとともに、WCLKを
カウントするカウンタ（以後,Wカウンタと記す。）とRC
LKをカウントするカウンタ（以後、Ｒカウンタと記
す。）とを別個に設け、かつ各カウンタのカウントデコ
ード値を受けて、DINとして取込んだデータをメモリセ
ルアレイに書込むための動作開始をリクエストする信号
（以後、RReqと記す。）とDOUT用のデータをメモリセル
アレイから読出す動作開始をリクエストする信号（以
後、WReqと記す。）を発生する回路を別個に設けること
により達成される。
さらに、CLKをカウントし、かつリセツト信号（以後、R
ESと記す。）によりカウント値が初期設定され、カウン
ト値が或る値になるとカウント動作を停止するカウンタ
（以後、CLKカウンタと記す。）を設け、このCLKカウン
トがカウント動作中はＲカウンタのカウント動作を停止
させるとともに、CLKカウンタからのカウントデコード
値とＲカウンタからのカウントデコード値を受け、上記
のRReq発生回路からRReqを出力し、このRReqにしたがつ
てメモリセルアレイからのデータ読出しを行なうための
動作を開始することで、より好適な画像メモリとするこ
とができる。
ESと記す。）によりカウント値が初期設定され、カウン
ト値が或る値になるとカウント動作を停止するカウンタ
（以後、CLKカウンタと記す。）を設け、このCLKカウン
トがカウント動作中はＲカウンタのカウント動作を停止
させるとともに、CLKカウンタからのカウントデコード
値とＲカウンタからのカウントデコード値を受け、上記
のRReq発生回路からRReqを出力し、このRReqにしたがつ
てメモリセルアレイからのデータ読出しを行なうための
動作を開始することで、より好適な画像メモリとするこ
とができる。
通常ダイナミツク形メモリセルアレイのようにアクセス
時間の遅いメモリセルアレイにおいては、入出力段にシ
リアル−パラレル変換器（以後、SP変換器と記す。）お
よびパラレル−シリアル変換器（以後、PS変換器と記
す。）とを設け、入出力データのメモリセルアレイへの
書込みおよび読出しを例えばｍビツトにパラレル変換さ
れたデータで行なうことにより、メモリへの高速なシリ
アルデータの書込みおよび読出しを可能としている。
時間の遅いメモリセルアレイにおいては、入出力段にシ
リアル−パラレル変換器（以後、SP変換器と記す。）お
よびパラレル−シリアル変換器（以後、PS変換器と記
す。）とを設け、入出力データのメモリセルアレイへの
書込みおよび読出しを例えばｍビツトにパラレル変換さ
れたデータで行なうことにより、メモリへの高速なシリ
アルデータの書込みおよび読出しを可能としている。
このようなメモリにおいて、上記のように任意にCLKを
制御できるゲート回路とゲート信号を書込み用と読出し
用とで夫々別個に設ける（以後、読出し用ゲート回路と
ゲート信号をＷゲート回路とCGW,書込み用ゲート回路と
ゲート信号をＲゲート回路とCGRと記す。）ことによ
り、CLKに同期し、かつ夫々CLK単位で任意にクロツクサ
イクルが設定できるWCLKおよびRCLKを得ることができ、
例えばCLKをCGWにより1/2まびきすることによりWCLKの
クロツクサイクルは２倍となり、1/2まびきされたDINを
メモリ内容易に取込むことができる。さらに、任意にゲ
ートされたWCLKをカウントすることで、例えばWCLKによ
り任意にまびかれたDINがSP変換器にどれだけ取込まれ
たかを確認することができ、SP変換器のビツト数分だけ
取込まれたことを確認した信号をデコード値としてWReq
発生回路に導き、WReqによりメモリセルアレイへのSP変
換されたデータの書込むための各回路動作を開始させる
ことで、容易に1/2に縮小された画面を連続してメモリ
内に取込みことができる。また、例えばCLKをCGRにより
1/3まびきすることによりRCLKのクロツクサイクルは３
倍となり、メモリセルアレイからパラレルに読出された
データをPS変換器で３倍に引伸されたDOUTを取出すこと
ができ、さらに上記同様RCLKによつてPS変換器からDOUT
がどれだけシリアルに取出されたかを確認でき、確認信
号をデコード値としてRReq発生回路に導き、RReqにより
メモリセルアレイから新たなデータを読出すための各回
路動作を開始させることで、容易に３倍に拡大された画
面を連続してメモリから取出すことができる。
制御できるゲート回路とゲート信号を書込み用と読出し
用とで夫々別個に設ける（以後、読出し用ゲート回路と
ゲート信号をＷゲート回路とCGW,書込み用ゲート回路と
ゲート信号をＲゲート回路とCGRと記す。）ことによ
り、CLKに同期し、かつ夫々CLK単位で任意にクロツクサ
イクルが設定できるWCLKおよびRCLKを得ることができ、
例えばCLKをCGWにより1/2まびきすることによりWCLKの
クロツクサイクルは２倍となり、1/2まびきされたDINを
メモリ内容易に取込むことができる。さらに、任意にゲ
ートされたWCLKをカウントすることで、例えばWCLKによ
り任意にまびかれたDINがSP変換器にどれだけ取込まれ
たかを確認することができ、SP変換器のビツト数分だけ
取込まれたことを確認した信号をデコード値としてWReq
発生回路に導き、WReqによりメモリセルアレイへのSP変
換されたデータの書込むための各回路動作を開始させる
ことで、容易に1/2に縮小された画面を連続してメモリ
内に取込みことができる。また、例えばCLKをCGRにより
1/3まびきすることによりRCLKのクロツクサイクルは３
倍となり、メモリセルアレイからパラレルに読出された
データをPS変換器で３倍に引伸されたDOUTを取出すこと
ができ、さらに上記同様RCLKによつてPS変換器からDOUT
がどれだけシリアルに取出されたかを確認でき、確認信
号をデコード値としてRReq発生回路に導き、RReqにより
メモリセルアレイから新たなデータを読出すための各回
路動作を開始させることで、容易に３倍に拡大された画
面を連続してメモリから取出すことができる。
さらに、上記のようなCLKカウンタを設け、このカウン
タのデコード値にしたがつてRReqを発生させることで、
例えば画像データのブランキング期間にゲートをかけて
ブランキングデータの書込みと読出しを停止した場合
に、ブランキング期間中に各カウンタをリセツトする
と、出力端子へのデータ読出し停止中においても、RCLK
カウンタからのデコード値によりRReqが発生し、メモリ
セルアレイからPS変換器へのデータ読出しが可能とな
り、ゲートが開いて読出しが開始されるとともにリセツ
トにより初期設定されたアドレスのデータを直に連続し
て読出すことができる。
タのデコード値にしたがつてRReqを発生させることで、
例えば画像データのブランキング期間にゲートをかけて
ブランキングデータの書込みと読出しを停止した場合
に、ブランキング期間中に各カウンタをリセツトする
と、出力端子へのデータ読出し停止中においても、RCLK
カウンタからのデコード値によりRReqが発生し、メモリ
セルアレイからPS変換器へのデータ読出しが可能とな
り、ゲートが開いて読出しが開始されるとともにリセツ
トにより初期設定されたアドレスのデータを直に連続し
て読出すことができる。
以下、本発明の一実施例と、回路動作例を第１図と第２
図を用いて説明する。
図を用いて説明する。
第１図の一実施例において、１は高速なシリアルデータ
DINの入力端子,2は高速なシリアルデータDOUTの出力端
子,3はSP変換器,4は入力バツフアレジスタ,5はメモリセ
ルアレイ,6は出力バツフアレジスタ,7はPS変換器,8はア
ドレスデコーダ,9はアドレス発生回路であり、上記説明
したようにWCLKによりSP変換器に取込んだDINを例えば
ｍビツトにパラレル変換してメモリセルアレイ５に書込
み、またメモリセルアレイ５からｍビツトのパラレルな
データを読出してPS変換することで、高速なシリアルデ
ータの入出力を可能としている。この一実施例では、ア
ドレス発生回路９から時分割に読出しアドレス（以後、
Ｒアドレスと記す。）と書込みアドレス（以後、Ｗアド
レスと記す。）とリフレツシユアドレス（以後、REFア
ドレスと記す。）とが出力され、これらの各アドレスを
受けてアドレスデコーダ８がメモリセルアレイ５へのア
ドレスを指定する。したがつて、メモリセルアレイ５で
は、読出しと書込みとリフレツシユとが時分割で行なわ
れ、互いに同時に行なわれることはない。
DINの入力端子,2は高速なシリアルデータDOUTの出力端
子,3はSP変換器,4は入力バツフアレジスタ,5はメモリセ
ルアレイ,6は出力バツフアレジスタ,7はPS変換器,8はア
ドレスデコーダ,9はアドレス発生回路であり、上記説明
したようにWCLKによりSP変換器に取込んだDINを例えば
ｍビツトにパラレル変換してメモリセルアレイ５に書込
み、またメモリセルアレイ５からｍビツトのパラレルな
データを読出してPS変換することで、高速なシリアルデ
ータの入出力を可能としている。この一実施例では、ア
ドレス発生回路９から時分割に読出しアドレス（以後、
Ｒアドレスと記す。）と書込みアドレス（以後、Ｗアド
レスと記す。）とリフレツシユアドレス（以後、REFア
ドレスと記す。）とが出力され、これらの各アドレスを
受けてアドレスデコーダ８がメモリセルアレイ５へのア
ドレスを指定する。したがつて、メモリセルアレイ５で
は、読出しと書込みとリフレツシユとが時分割で行なわ
れ、互いに同時に行なわれることはない。
上記のように、各アドレスを時分割に発生するための制
御信号を供給する回路がサイクル発生回路10であり、RR
eq発生回路23からのRReq,WReq発生回路24からのWReqお
よびREFReq発生回路25からのREFReqを受け、例えば読出
し，書込み，リフレツシユの順に優先度を設けて、書込
みサイクル（以後、Ｒサイクルと記す。）と読出しサイ
クル（以後、Ｗサイクルと記す。）とリフレツシユサイ
クル（以後、REFサイクルと記す。）とが互いに重複し
ないようにアドレス発生回路９に供給する。アドレス発
生回路９は、この各サイクルに応じて各アドレス信号を
時分割に発生し、アドレスデコーダ８に供給する。第８
図は、上記のサイクル発生回路10の一実施例であり、15
0はタイミング発生回路21でCLKを分周することにより得
られるφ０位相の信号の入力端子,151はRReqの入力端
子,152はWReqの入力端子,153はREFReqの入力端子,154〜
156は夫々Ｒサイクル,Wサイクル,REFサイクルの出力端
子,157〜159はSR型フリツプフロツプ,160,161はインバ
ータ,162,163はAND回路,164〜166はＤ型フリツプフロツ
プ,167〜169はエツジ検出回路である。第９図は、第８
図の一実施例の動作を表わすタイムチヤート図であり、
第８図の各部の主要部分の動作を第９図のごとくとな
る。例えば、RReq9aがSR型フリツプフロツプ157に入力
されると、Q1出力9eは“High"となり、他のフリツプフ
ロツプ158,159のQ2,Q3出力9f,9gにゲートがかかり、Q1
出力のみがＤ型フリツプフロツプ164〜166に導かれ、φ
09dでラツチされ、Ｒサイクル9hとして出力される。エ
ツジ検出169は、このＲサイクル9hの前エツジ９を検
出し、SR型フリツプフロツプのＲ入力に導かれ、Q19e出
力が“Low"にリセツトされる。他のサイクルも同様に動
作し、図示のごとく各サイクル9h〜9jは互いに重複しな
い。この場合、各サイクルの期間はφ０によつて設定さ
れる。
御信号を供給する回路がサイクル発生回路10であり、RR
eq発生回路23からのRReq,WReq発生回路24からのWReqお
よびREFReq発生回路25からのREFReqを受け、例えば読出
し，書込み，リフレツシユの順に優先度を設けて、書込
みサイクル（以後、Ｒサイクルと記す。）と読出しサイ
クル（以後、Ｗサイクルと記す。）とリフレツシユサイ
クル（以後、REFサイクルと記す。）とが互いに重複し
ないようにアドレス発生回路９に供給する。アドレス発
生回路９は、この各サイクルに応じて各アドレス信号を
時分割に発生し、アドレスデコーダ８に供給する。第８
図は、上記のサイクル発生回路10の一実施例であり、15
0はタイミング発生回路21でCLKを分周することにより得
られるφ０位相の信号の入力端子,151はRReqの入力端
子,152はWReqの入力端子,153はREFReqの入力端子,154〜
156は夫々Ｒサイクル,Wサイクル,REFサイクルの出力端
子,157〜159はSR型フリツプフロツプ,160,161はインバ
ータ,162,163はAND回路,164〜166はＤ型フリツプフロツ
プ,167〜169はエツジ検出回路である。第９図は、第８
図の一実施例の動作を表わすタイムチヤート図であり、
第８図の各部の主要部分の動作を第９図のごとくとな
る。例えば、RReq9aがSR型フリツプフロツプ157に入力
されると、Q1出力9eは“High"となり、他のフリツプフ
ロツプ158,159のQ2,Q3出力9f,9gにゲートがかかり、Q1
出力のみがＤ型フリツプフロツプ164〜166に導かれ、φ
09dでラツチされ、Ｒサイクル9hとして出力される。エ
ツジ検出169は、このＲサイクル9hの前エツジ９を検
出し、SR型フリツプフロツプのＲ入力に導かれ、Q19e出
力が“Low"にリセツトされる。他のサイクルも同様に動
作し、図示のごとく各サイクル9h〜9jは互いに重複しな
い。この場合、各サイクルの期間はφ０によつて設定さ
れる。
以上より、RReqおよびWReqを、夫々出力端のPS変換器７
でのRCLKによるシリアルデータの取出しサイクルと入力
端のSP変換器３でのWCLKによるシリアルデータの取込み
サイクルに応じて供給し、かつメモリセルアレイ５にお
けるリフレツシユサイクルに応じてREFReqを供給するこ
とにより、高速なシリアルデータのメモリへの入出力を
連続かつ同時に行なうことができる。
でのRCLKによるシリアルデータの取出しサイクルと入力
端のSP変換器３でのWCLKによるシリアルデータの取込み
サイクルに応じて供給し、かつメモリセルアレイ５にお
けるリフレツシユサイクルに応じてREFReqを供給するこ
とにより、高速なシリアルデータのメモリへの入出力を
連続かつ同時に行なうことができる。
以下、各Req発生について説明する。
第１図の一実施例において、11はRESの入力端子,12はCG
Rの入力端子,13はCGWの入力端子,14はCLKの入力端子で
あり、ここで各入力端子11〜14の各入力信号を夫々第２
図に示す2b,2c,2e,2aとすると、Ｒゲート回路15および
Ｗゲート回路16の出力には夫々CGRとCGWとで夫々別個に
ゲートされたRCLK2dとWCLK2fとが得られる。これらのRC
LK2dとWCLK2fとは夫々PS変換器７のシフト用のクロツク
およびSP変換器のシフト用クロツクとして用いられると
ともに、Ｒカウンタ17およびＷカウンタ19にも導かれ
る。したがつて、例えばSP変換器３でDINが１つ取込ま
れデータがシフトすると、Ｗカウンタ19のカウント値も
１だけ進む。同様に、PS変換器７に取込まれたパラレル
なデータがシリアルに１ビツト出力端２側にシフトする
と、Ｒカウンタ17のカウント値も１だけ進む。そこで、
Ｒカウンタ17とＷカウンタ19とのカウント値を夫々PS変
換器７とSP変換器３のビツト変換値と同じに選ぶことに
より、各ゲート回路16,15で任意にゲートされたRCLKお
よびWCLKを用いても、夫々PS変換器７でパラレルに読出
されたデータがすべてシリアルに変換されて取出される
タイミングおよびSP変換器３にシリアルに取込まれたデ
ータでSP変換器が満杯となるタイミングをカウント値と
して検出することができる。第２図の例では、PS変換器
７およびSP変換器３のビツト変換量を12ビツトとし、Ｒ
カウンタ17とＷカウンタ19のカウント値を12に選んでい
る。この場合、例えばＲカウンタ17のカウント出力は2h
のように、Ｒクロツクの12サイクル周期で発生する。
Rの入力端子,13はCGWの入力端子,14はCLKの入力端子で
あり、ここで各入力端子11〜14の各入力信号を夫々第２
図に示す2b,2c,2e,2aとすると、Ｒゲート回路15および
Ｗゲート回路16の出力には夫々CGRとCGWとで夫々別個に
ゲートされたRCLK2dとWCLK2fとが得られる。これらのRC
LK2dとWCLK2fとは夫々PS変換器７のシフト用のクロツク
およびSP変換器のシフト用クロツクとして用いられると
ともに、Ｒカウンタ17およびＷカウンタ19にも導かれ
る。したがつて、例えばSP変換器３でDINが１つ取込ま
れデータがシフトすると、Ｗカウンタ19のカウント値も
１だけ進む。同様に、PS変換器７に取込まれたパラレル
なデータがシリアルに１ビツト出力端２側にシフトする
と、Ｒカウンタ17のカウント値も１だけ進む。そこで、
Ｒカウンタ17とＷカウンタ19とのカウント値を夫々PS変
換器７とSP変換器３のビツト変換値と同じに選ぶことに
より、各ゲート回路16,15で任意にゲートされたRCLKお
よびWCLKを用いても、夫々PS変換器７でパラレルに読出
されたデータがすべてシリアルに変換されて取出される
タイミングおよびSP変換器３にシリアルに取込まれたデ
ータでSP変換器が満杯となるタイミングをカウント値と
して検出することができる。第２図の例では、PS変換器
７およびSP変換器３のビツト変換量を12ビツトとし、Ｒ
カウンタ17とＷカウンタ19のカウント値を12に選んでい
る。この場合、例えばＲカウンタ17のカウント出力は2h
のように、Ｒクロツクの12サイクル周期で発生する。
また、図示しないが、Ｗカウンタ19のカウント出力もＷ
クロツクの12サイクル周期で発生する。REFカウンタ20
はＲカウンタ17およびREFカウンタ19と異なり、メモリ
セルアレイ５におけるリフレツシユサイクルが最適とな
るようにカウント値が選ばれる。第２図の例では15に選
ばれている。
クロツクの12サイクル周期で発生する。REFカウンタ20
はＲカウンタ17およびREFカウンタ19と異なり、メモリ
セルアレイ５におけるリフレツシユサイクルが最適とな
るようにカウント値が選ばれる。第２図の例では15に選
ばれている。
上記の各カウンタ17,19,20の出力を受けて、各Req発生
回路23〜25からRReq2i,WReq2j,REFReq2kが発生し、上記
第８図と第９図で説明したようにサイクル発生回路10に
より、φ021に同期して各サイクルが２のように指定
される。このサイクル２を受けてアドレス発生回路９
から2pに示すように時分割に各アドレスが出力される。
以上により、例えばRLoad2qにより出力バツフアレジス
タ６からPS変換器７に導かれたパラレルなデータを全て
シリアル変換した後に、再度新たにRLoad2qによりパラ
レルなデータを導くまでの１サイクル（第２図の例では
RCLKの12ビツトが１サイクル）期間中に、RReqが発生
し、Ｒサイクルが割当てられ、Ｒアドレスにしたがつて
メモリセルアレイ５から読出したデータが出力バツフア
レジスタに転送され、再度PS変換器７に新たなデータを
転送する準備が実行される。これにより2sのように高速
なシリアルなDOUTの連続読出しが可能となる。また、SP
変換器３にシリアルなDINが変換ビツト分だけ取込まれ
た後にデータをWLoad2rにしたがつて入力バツフアレジ
スタ４にパラレルに転送し、新たなシリアルDINが再び
変換ビツト分だけ取込まれるまでの１サイクル（第２図
の例ではWCLKの12ビツト分が１サイクル）期間中にWReq
が発生し、Ｗサイクルが割当てられ、Ｗアドレスにした
がつて入力バツフアレジスタ４からメモリセルアレイ５
へのデータ書込みが行なわれ、再度SP変換器３から入力
バツフアレジスタ４へパラレルデータの転送する準備が
実行される。これにより、2tのように、高速なシリアル
DINの連続書込みが可能となる。
回路23〜25からRReq2i,WReq2j,REFReq2kが発生し、上記
第８図と第９図で説明したようにサイクル発生回路10に
より、φ021に同期して各サイクルが２のように指定
される。このサイクル２を受けてアドレス発生回路９
から2pに示すように時分割に各アドレスが出力される。
以上により、例えばRLoad2qにより出力バツフアレジス
タ６からPS変換器７に導かれたパラレルなデータを全て
シリアル変換した後に、再度新たにRLoad2qによりパラ
レルなデータを導くまでの１サイクル（第２図の例では
RCLKの12ビツトが１サイクル）期間中に、RReqが発生
し、Ｒサイクルが割当てられ、Ｒアドレスにしたがつて
メモリセルアレイ５から読出したデータが出力バツフア
レジスタに転送され、再度PS変換器７に新たなデータを
転送する準備が実行される。これにより2sのように高速
なシリアルなDOUTの連続読出しが可能となる。また、SP
変換器３にシリアルなDINが変換ビツト分だけ取込まれ
た後にデータをWLoad2rにしたがつて入力バツフアレジ
スタ４にパラレルに転送し、新たなシリアルDINが再び
変換ビツト分だけ取込まれるまでの１サイクル（第２図
の例ではWCLKの12ビツト分が１サイクル）期間中にWReq
が発生し、Ｗサイクルが割当てられ、Ｗアドレスにした
がつて入力バツフアレジスタ４からメモリセルアレイ５
へのデータ書込みが行なわれ、再度SP変換器３から入力
バツフアレジスタ４へパラレルデータの転送する準備が
実行される。これにより、2tのように、高速なシリアル
DINの連続書込みが可能となる。
第１図の本発明の一実施例では、さらにCLKカウンタ18
とOR回路22を設け、RCLK2dが停止している期間中にもCL
Kをカウントするカウンタ18のカウント値を検出し、RRe
q発生回路23に導き、RReqを発生させている。
とOR回路22を設け、RCLK2dが停止している期間中にもCL
Kをカウントするカウンタ18のカウント値を検出し、RRe
q発生回路23に導き、RReqを発生させている。
さらにRES2bをも検出し、OR回路22を通してRReq発生回
路23に導き、RReqを発生させている。この場合、CLKカ
ウンタ18はRES2bでリセツトし、設定したカウント値2g
を出力した後、カウントを停止する。また、CLKカウン
タ18がカウントしている期間はＲカウンタ17のカウント
は停止され、Ｒカウンタ出力は2hのようになる。これら
のCLKカウンタ出力2gとＲカウンタ出力2hとRES2bとがRR
eq発生回路に導かれることにより、2iに示すようにRES2
b後直ちにRReqが発生し、次に、CLKカウンタ18からのカ
ウンタ出力2gによるRReqが発生し、その後はＲカウンタ
17からの周期的なカウンタ出力2hによるRReqが発生す
る。この結果、２に示すようにRES2b後、直ちにＲサ
イクルが割当てられ、このＲサイクルで例えば（０）Ｒ
のアドレス値のデータがメモリセルアレイ５から出力バ
ツフアレジスタ６に読出され、RLoad2qにより、PS変換
器７に転送され2sに示すように（０）Ｒのアドレス値の
データをCLKカウンタ17のカウント値2g近傍から出力す
ることが可能となる。これにより、初期設定アドレス値
のデータをより早く取出すことができ、より使い易いメ
モリとなる。
路23に導き、RReqを発生させている。この場合、CLKカ
ウンタ18はRES2bでリセツトし、設定したカウント値2g
を出力した後、カウントを停止する。また、CLKカウン
タ18がカウントしている期間はＲカウンタ17のカウント
は停止され、Ｒカウンタ出力は2hのようになる。これら
のCLKカウンタ出力2gとＲカウンタ出力2hとRES2bとがRR
eq発生回路に導かれることにより、2iに示すようにRES2
b後直ちにRReqが発生し、次に、CLKカウンタ18からのカ
ウンタ出力2gによるRReqが発生し、その後はＲカウンタ
17からの周期的なカウンタ出力2hによるRReqが発生す
る。この結果、２に示すようにRES2b後、直ちにＲサ
イクルが割当てられ、このＲサイクルで例えば（０）Ｒ
のアドレス値のデータがメモリセルアレイ５から出力バ
ツフアレジスタ６に読出され、RLoad2qにより、PS変換
器７に転送され2sに示すように（０）Ｒのアドレス値の
データをCLKカウンタ17のカウント値2g近傍から出力す
ることが可能となる。これにより、初期設定アドレス値
のデータをより早く取出すことができ、より使い易いメ
モリとなる。
第３図は第１図の本発明の他の動作例を示すタイムチヤ
ートである。第３図において、3a〜3tの各信号は第２図
の2a〜2tと同じ信号である。以下第３図を用いて、第１
図の本発明の特徴をより詳しく説明する。
ートである。第３図において、3a〜3tの各信号は第２図
の2a〜2tと同じ信号である。以下第３図を用いて、第１
図の本発明の特徴をより詳しく説明する。
第３図の動作例が第２図の動作例と来なるところは、CG
R3cおよびCGW3eによる各クロツクの停止期間が長く、か
つ同じ長さとなつていることである。そして、RCLK3dお
よびWCLK3fは図示するようにCLKカウンタ出力3gが発生
した後に同時に生じる。
R3cおよびCGW3eによる各クロツクの停止期間が長く、か
つ同じ長さとなつていることである。そして、RCLK3dお
よびWCLK3fは図示するようにCLKカウンタ出力3gが発生
した後に同時に生じる。
このようにCGR3cおよびCGW3eを選ぶことにより、DOUT3s
とDIN3tのアドレスタイミングが図示のごとく同じとな
り、例えば、アドレス（１）ＲのデータがDOUTとして出
力されている期間にDINとして入力されるデータは、ア
ドレス（１）Ｗに書込まれる。したがつて、例えばこの
一実施例のメモリ出力を次段のメモリ入力として用いる
ことで容量に遅延量２倍のデータを得ることができる。
また、2sのごとくRCLK3dが生じるとともに、初期アドレ
ス（０）Ｒのデータから順次出力することができる。こ
れは、画像信号の以上によりブランキング期間の書込み
および読出しを停止し、メモリ容量の使用効率を高める
場合に、他のアドレスのデータが出力されることを妨げ
るため、都合が良い。
とDIN3tのアドレスタイミングが図示のごとく同じとな
り、例えば、アドレス（１）ＲのデータがDOUTとして出
力されている期間にDINとして入力されるデータは、ア
ドレス（１）Ｗに書込まれる。したがつて、例えばこの
一実施例のメモリ出力を次段のメモリ入力として用いる
ことで容量に遅延量２倍のデータを得ることができる。
また、2sのごとくRCLK3dが生じるとともに、初期アドレ
ス（０）Ｒのデータから順次出力することができる。こ
れは、画像信号の以上によりブランキング期間の書込み
および読出しを停止し、メモリ容量の使用効率を高める
場合に、他のアドレスのデータが出力されることを妨げ
るため、都合が良い。
CGR2cまたはCGW2eによつて、RCLK2dまたはWCLK2fをまび
くことにより、RReq2iまたはWReq3iの発生サイクルが大
きくなり、各サイクル２に割当てられるＲサイクルま
たはＷサイクルの割当てサイクルも大きくなり、DOUT2s
の個々のデータが引伸ばされること、またはDIN2tの個
々のデータがまびかれることが容易に類推できるためこ
こでは説明を略く。このことから、本発明を用いること
で拡大画面のメモリからの読出し、および縮小画面のメ
モリへの書込みも容易に実現できることが分かるであろ
う。
くことにより、RReq2iまたはWReq3iの発生サイクルが大
きくなり、各サイクル２に割当てられるＲサイクルま
たはＷサイクルの割当てサイクルも大きくなり、DOUT2s
の個々のデータが引伸ばされること、またはDIN2tの個
々のデータがまびかれることが容易に類推できるためこ
こでは説明を略く。このことから、本発明を用いること
で拡大画面のメモリからの読出し、および縮小画面のメ
モリへの書込みも容易に実現できることが分かるであろ
う。
次に、第１図の本発明の一実施例の破線で囲まれたＲゲ
ート回路15とＲカウンタ17とCLKカウンタ18とOR回路22
とRReq発生回路23とからなるRReqタイミング発生回路
と、Ｗゲート回路16とＷカウンタ19とWReq発生回路とか
らなるWReqタイミング発生回路と、REFカウンタ20とREF
Req発生回路25とからなるREFReqタイミング発生回路の
具体的な例について説明する。
ート回路15とＲカウンタ17とCLKカウンタ18とOR回路22
とRReq発生回路23とからなるRReqタイミング発生回路
と、Ｗゲート回路16とＷカウンタ19とWReq発生回路とか
らなるWReqタイミング発生回路と、REFカウンタ20とREF
Req発生回路25とからなるREFReqタイミング発生回路の
具体的な例について説明する。
第４図〜第６図は夫々上記の各Reqタイミング発生回路
の具体的な一例、第７図はその動作を示すタイミングチ
ヤートである。
の具体的な一例、第７図はその動作を示すタイミングチ
ヤートである。
第４〜第６図において、50〜53は夫々CLK,CGR,RES,CGW
の入力端子,54〜56は夫々RReq,WReq,REFReqの出力端子,
60〜75はカウンタ,80〜83はＤ型フリツプフロツプ,90〜
100はインバータ,110〜118はNAND回路,120〜124はAND回
路であり、かつ破線で囲んだ130〜133は夫々Ｒカウンタ
17,CLKカウンタ18,Wカウンタ20,REFカウンタ21の一例で
ある。第７図のタイムチヤートにおける7a〜7vは第４〜
第６図の各主要部の波形を示しており第４〜第６図に図
示している。まず、第４図の動作について説明する。第
４図において7aは端子50からのCLK,7bは端子52からのRE
S,7cは端子51からのCGR,7dはAND回路120でCLK7aをCGR7c
によりゲートしたRCLK,7eはカウンタ60〜63の出力のN
AND112の出力に得られるデコードパルスであり、このパ
ルスの“High"期間のみCLKカウンタ130のカウント動作
が実行される。逆にRES7bとNAND112出力7eが“High"の
期間はＲカウンタ131のカウント動作が停止される。7f
はカウンタ63のキヤリー出力Co7gはRES7bとCLKカウンタ
130のキヤリー出力7fとの論理和をＤ型フリツプフロツ
プ80でラツチして得られるＱ出力,7hは例えばQ1出力7g
とCLK7aとの論理積をとつたNAND111の出力信号,7iはＲ
カウンタ131のキヤリー出力,7j,7kは上記と同様にして
得られるQ2出力とNAND114の出力信号,71は7hと7kとの論
理和として得られるRReqである。
の入力端子,54〜56は夫々RReq,WReq,REFReqの出力端子,
60〜75はカウンタ,80〜83はＤ型フリツプフロツプ,90〜
100はインバータ,110〜118はNAND回路,120〜124はAND回
路であり、かつ破線で囲んだ130〜133は夫々Ｒカウンタ
17,CLKカウンタ18,Wカウンタ20,REFカウンタ21の一例で
ある。第７図のタイムチヤートにおける7a〜7vは第４〜
第６図の各主要部の波形を示しており第４〜第６図に図
示している。まず、第４図の動作について説明する。第
４図において7aは端子50からのCLK,7bは端子52からのRE
S,7cは端子51からのCGR,7dはAND回路120でCLK7aをCGR7c
によりゲートしたRCLK,7eはカウンタ60〜63の出力のN
AND112の出力に得られるデコードパルスであり、このパ
ルスの“High"期間のみCLKカウンタ130のカウント動作
が実行される。逆にRES7bとNAND112出力7eが“High"の
期間はＲカウンタ131のカウント動作が停止される。7f
はカウンタ63のキヤリー出力Co7gはRES7bとCLKカウンタ
130のキヤリー出力7fとの論理和をＤ型フリツプフロツ
プ80でラツチして得られるＱ出力,7hは例えばQ1出力7g
とCLK7aとの論理積をとつたNAND111の出力信号,7iはＲ
カウンタ131のキヤリー出力,7j,7kは上記と同様にして
得られるQ2出力とNAND114の出力信号,71は7hと7kとの論
理和として得られるRReqである。
次にWReq発生の動作について説明する。第５図におい
て、CLK7a,RES7bは第４図と同じ、７は端子53からのC
GW,7pはAND122においてCLK7aをCGW7によりゲートした
WCLK,7qはＷカウンタ132のキヤリー出力,7rはキヤリー
出力7qをＤ型フリツプフロツプ82でラツチして得られる
Q3出力,7sは例えばQ3出力7rとCLK7aを反転した信号との
論理積で得られるWReqである。
て、CLK7a,RES7bは第４図と同じ、７は端子53からのC
GW,7pはAND122においてCLK7aをCGW7によりゲートした
WCLK,7qはＷカウンタ132のキヤリー出力,7rはキヤリー
出力7qをＤ型フリツプフロツプ82でラツチして得られる
Q3出力,7sは例えばQ3出力7rとCLK7aを反転した信号との
論理積で得られるWReqである。
次に、REFReq発生動作について説明する。第６図におい
て、CLK7a,RES7bは第４図と同じ、7tはカウンタ75のキ
ヤリー出力,7uはREFカウンタ133のキヤリー出力7tをラ
ツチすることにより得られるQ4出力,7vは上記同様にし
て得られるREFReqである。
て、CLK7a,RES7bは第４図と同じ、7tはカウンタ75のキ
ヤリー出力,7uはREFカウンタ133のキヤリー出力7tをラ
ツチすることにより得られるQ4出力,7vは上記同様にし
て得られるREFReqである。
以上のように、例えば第４〜第６図の各Reqタイミング
発生回路を用いることにより、第１図の本発明の一実施
例で説明した動作を矛盾なく実現することができる。
発生回路を用いることにより、第１図の本発明の一実施
例で説明した動作を矛盾なく実現することができる。
以上、本発明の一実施例として第１図の一つのみを上げ
て説明したが、本発明は第１図の構成に限定されるもの
ではなく、高速なシリアルデータの書込みおよび読出し
ができるように、内部にデータのSP変換およびPS変換機
能とアドレス発生回路９とアドレス発生回路を制御する
回路を含み、かつこの制御回路においてマスタクロツク
CLKを書込みと読出しとで夫々別々にゲートすることが
できる機能と各ゲートされたRCLKとWCLKをカウントする
カウンタと、各カウンタ出力に応じてRReqとWReqとを発
生する機能とかつRReqは少なくともゲートされないCLK
をカウントするカウンタ出力に応じても発生する機能を
有したメモリ全てもを含む。
て説明したが、本発明は第１図の構成に限定されるもの
ではなく、高速なシリアルデータの書込みおよび読出し
ができるように、内部にデータのSP変換およびPS変換機
能とアドレス発生回路９とアドレス発生回路を制御する
回路を含み、かつこの制御回路においてマスタクロツク
CLKを書込みと読出しとで夫々別々にゲートすることが
できる機能と各ゲートされたRCLKとWCLKをカウントする
カウンタと、各カウンタ出力に応じてRReqとWReqとを発
生する機能とかつRReqは少なくともゲートされないCLK
をカウントするカウンタ出力に応じても発生する機能を
有したメモリ全てもを含む。
本発明によれば、入力データのまびきによる縮小画面の
取込み、出力データの引伸ばしによる拡大画面の取出し
が容易に実現できるとともに、例えば画像信号のブラン
キング期間の書込みおよび読出しを停止してメモリ容量
の利用効率を上げる場合にも、読出し開始とともに初期
設定したアドレスのデータを直ち出力することが可能と
なる効果がある。
取込み、出力データの引伸ばしによる拡大画面の取出し
が容易に実現できるとともに、例えば画像信号のブラン
キング期間の書込みおよび読出しを停止してメモリ容量
の利用効率を上げる場合にも、読出し開始とともに初期
設定したアドレスのデータを直ち出力することが可能と
なる効果がある。
第１図は本発明の一実施例を示すブロツク図、第２図は
第１図の本発明の一実施例の動作を示すタイムチヤート
図、第３図は第１図の本発明の一実施例の他の動作を示
すタイムチヤート図、第４図は第１図の本発明の一実施
例に用いられるRReqタイミング発生回路の具体的な一実
施例の回路図、第５図はWReqタイミング発生回路の具体
的な一実施例の回路図、第６図はREFReqタイミングの具
体的な一実施例の回路図、第７図は第４図，第５図，第
６図の回路動作を示すタイムチヤート図、第８図は第１
図の本発明の一実施例に用いられるサイクル発生回路の
具体的な一実施例の回路図、第９図は第８図の一実施例
の回路動作を示すタイムチヤート図である。 符号の説明 ３……SP変換器 ４……入力バツフアレジスタ ５……メモリセルアレイ ６……出力バツフアレジスタ ７……PS変換器、８……アドレスデコーダ ９……アドレス発生回路 10……サイクル発生回路 15……Ｒゲート回路、16……Ｗゲート回路 17……Ｒカウンタ、18……CLKカウンタ 19……Ｗカウンタ、20……REFカウンタ 21……タイミング発生回路 22……OR回路、23……RReq発生回路 24……WReq発生回路 25……REFReq発生回路
第１図の本発明の一実施例の動作を示すタイムチヤート
図、第３図は第１図の本発明の一実施例の他の動作を示
すタイムチヤート図、第４図は第１図の本発明の一実施
例に用いられるRReqタイミング発生回路の具体的な一実
施例の回路図、第５図はWReqタイミング発生回路の具体
的な一実施例の回路図、第６図はREFReqタイミングの具
体的な一実施例の回路図、第７図は第４図，第５図，第
６図の回路動作を示すタイムチヤート図、第８図は第１
図の本発明の一実施例に用いられるサイクル発生回路の
具体的な一実施例の回路図、第９図は第８図の一実施例
の回路動作を示すタイムチヤート図である。 符号の説明 ３……SP変換器 ４……入力バツフアレジスタ ５……メモリセルアレイ ６……出力バツフアレジスタ ７……PS変換器、８……アドレスデコーダ ９……アドレス発生回路 10……サイクル発生回路 15……Ｒゲート回路、16……Ｗゲート回路 17……Ｒカウンタ、18……CLKカウンタ 19……Ｗカウンタ、20……REFカウンタ 21……タイミング発生回路 22……OR回路、23……RReq発生回路 24……WReq発生回路 25……REFReq発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 一三夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 中嶋 満雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 近藤 和夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 松本 脩三 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 大石 貫時 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 審査官 藤内 光武
Claims (1)
- 【請求項１】シリアルな入力データをパラレルなデータ
に変換するシリアル−パラレル変換回路と、パラレルに
変換されたデータを書込む手段と、該書込み手段からパ
ラレルに読出されたデータをシリアルなデータに変換す
るパラレル−シリアル変換回路と、該書込み手段に書込
みアドレスと読出しアドレスとを時分割に供給するアド
レス発生回路と、該アドレス発生回路を制御するアドレ
ス発生制御回路とを具備し、かつ該アドレス発生制御回
路に少なくともマスタクロツクを２つ以上別々にかつ任
意にまびく第１と第２のまびき手段と、この２つのまび
き手段から得られる夫々のクロツクをカウントする第１
と第２のカウンタと、マスタクロツクをカウントする第
３のカウンタと、第１と第３のカウンタのカウント出力
に応じて読出し制御信号を発生する手段と、第２のカウ
ンタのカウント出力に応じて書込み制御信号を発生する
手段を有し、かつ第１のまびき手段から得られたクロツ
クを上記PS変換器内でパラレルに取込んだデータをシリ
アルに転送するクロツクとして用い、第２のまびき手段
から得られたクロツクを上記SP変換器内にシリアルに取
込まれたデータを順次転送するクロツクとして用いるこ
とを特徴とする画像メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276513A JPH0761142B2 (ja) | 1986-11-21 | 1986-11-21 | 画像メモリ |
| KR1019870012951A KR910009847B1 (ko) | 1986-11-21 | 1987-11-18 | 영상 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276513A JPH0761142B2 (ja) | 1986-11-21 | 1986-11-21 | 画像メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63171077A JPS63171077A (ja) | 1988-07-14 |
| JPH0761142B2 true JPH0761142B2 (ja) | 1995-06-28 |
Family
ID=17570517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276513A Expired - Lifetime JPH0761142B2 (ja) | 1986-11-21 | 1986-11-21 | 画像メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761142B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312094A (ja) * | 1989-06-06 | 1991-01-21 | Mitsubishi Electric Corp | 画像処理用ランダムアクセスメモリ |
| DE60141860D1 (de) | 2001-12-13 | 2010-05-27 | Murakami Corp | Richtungsregler einer anzeige |
-
1986
- 1986-11-21 JP JP61276513A patent/JPH0761142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63171077A (ja) | 1988-07-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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