DE2442131B2 - Dynamisches ein-transistor-speicherelement - Google Patents
Dynamisches ein-transistor-speicherelementInfo
- Publication number
- DE2442131B2 DE2442131B2 DE19742442131 DE2442131A DE2442131B2 DE 2442131 B2 DE2442131 B2 DE 2442131B2 DE 19742442131 DE19742442131 DE 19742442131 DE 2442131 A DE2442131 A DE 2442131A DE 2442131 B2 DE2442131 B2 DE 2442131B2
- Authority
- DE
- Germany
- Prior art keywords
- transistor
- memory element
- information
- dynamic
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Shift Register Type Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
3 4
Vorteilhafterweise kann die Information zeilenweise Spannung U7 von beispielsweise etwa —15 V und an
gelöscht werden, wobei die Information in den Re- die Gateleitung 6 ein Spannungsimpuls U6 von bei-
generierverstärkern zwischengespeichert werden kann. spielsweise etwa —30 V angelegt, so wird sich die
Weitere Erläuterungen zur Erfindung gehen aus der Einsatzspannung des MNOS-Speichertransistors 3
Beschreibung und der Figur hervor. 5 nicht verschieben. Bei einer gespeicherten »0« dagegen,
Die Figur zeigt das Schaltbild eines erfindungs- wird jedoch die Einsatzspannung des MNOS-Speicher-
gemäßen dynamischen Ein-Transistor-Speicherele- transistors 3 zu negativen Spannungswerten hin ver-
ments. schoben, da der Sourceanschluß während des Ein-
In der Figur ist der Transistor des Ein-Transistor- Schreibens an Massepotential liegt.
Speicherelements mit 1 und der Kondensator dieses 10 Zum Auslesen wird an die Wortleitung 7, einen
Speicherelements mit 2 bezeichnet. Vorzugsweise han- p-Kanal-MNOS-Speichertransistor 3 vorausgesetzt,
delt es sich bei dem Transistor um einen MOS- eine Spannung -U1 von beispielsweise etwa —15 V
Feldeffekttransistor. Dieser ist in der aus der Figur und an die Gateleitung 6 eine Lesespannung — Ul von
ersichtlichen Weise in dem Punkt 8 mit dem Konden- beispielsweise etwa —8 V angelegt. Besitzt der MNOS-
sator 2 verbunden. Der Kondensator 2 ist außerdem 15 Speichertransistor eine hohe negative Einsatzspannung,
mit dem Anschluß 5, an dem vorzugsweise Masse- so sperrt er, und der Kondensator 2 bleibt ungeladen,
potential anliegt, verbunden. Der Gateanschluß des Ist die Einsatzspannung des MNOS-Transistors 3
Transistors 1 steht mit der Wortleitung 7 in Verbin- dagegen nur leicht negativ, so leitet er beim Anlegen
dung. Der Transistor 1 steht in der aus der Figur einer Gatespannung von — Ul und lädt den Konden-
ersichtlichen Weise mit der Bitleitung 4 in Verbindung. 20 sator 2 nahezu auf die Spannung — U7' auf. Auf der
Erfindungsgemäß ist nun ein MI^S-Transistor 3, Bitleitung tritt dann ebenfalls die Spannung — U7 auf,
vorzugsweise ein MNOS-Transistor, in aus der Figur da der Transistor 1 leitet. Diese Spannung an der
ersichtlichen Weise zwischen den Punkt 8 und die Bitleitung entspricht einer gespeicherten »1«.
Wortleitung 7 geschaltet. Der Gateanschluß des Soll der MNOS-Speichertransistor 3 nicht zur Funk-
MNOS-Speichertransistors 3 ist mit einer Gatelei- 25 tion gelangen, so wird an die Gateleitung 6 das Po-
tung 6 verbunden. tential 0 V angelegt. Auf den üblichen Betrieb des
Im folgenden soll nun die Funktionsweise eines dynamischen Ein-Transistorspeicherelements hat der
erfindungsgemäßen dynamischen Ein-Transistor-Spei- erfindungsgemäße MNOS-Speichertransistor 3 dann
cherelements beschrieben werden. Ist in das Speicher- vorteilhafterweise keinen Einfluß,
element beispielsweise die Information »1« einge- 3° Bei der Verwendung eines n-Kanal-MNOS-Transchrieben, so ist der Kondensator 2 geladen und der sistors als Speichertransistor 3 und Schalttransistor 1 Sourceanschluß 8 des MNOS-Speichertransistors 3 werden zum Einschreiben und Auslesen an die Gateliegt an negativem Potential, beispielsweise an etwa leitung 6 und an die Wortleitung 7 und an die Bitlei-—15 V. "Wird nun gleichzeitig während des Einschrei- tung 4 die entsprechenden Potentiale der entgegenbens oder knapp danach an die Wortleitung 7 eine 35 gesetzten Polarität angelegt.
element beispielsweise die Information »1« einge- 3° Bei der Verwendung eines n-Kanal-MNOS-Transchrieben, so ist der Kondensator 2 geladen und der sistors als Speichertransistor 3 und Schalttransistor 1 Sourceanschluß 8 des MNOS-Speichertransistors 3 werden zum Einschreiben und Auslesen an die Gateliegt an negativem Potential, beispielsweise an etwa leitung 6 und an die Wortleitung 7 und an die Bitlei-—15 V. "Wird nun gleichzeitig während des Einschrei- tung 4 die entsprechenden Potentiale der entgegenbens oder knapp danach an die Wortleitung 7 eine 35 gesetzten Polarität angelegt.
Hierzu 1 Blatt Zeichnungen
Claims (6)
1. Dynamisches Ein-Transistor-Speicherelement, bestehend aus einem Transistor und einem dazu in
Reihe geschalteten Kondensator, wobei der Transistor einerseits mit dem Kondensator und andererseits
mit einer Bitleitung verbunden ist, wobei der Gateanschluß des Transistors mit einer Wortleitung
verbunden ist, und wobei zusätzlich ein Transistor vorgesehen ist, dadurch gekennzeichnet,
daß der zusätzlich vorgesehene Transistor ein Ml^S-Speichertransistor (3) ist, der einerseits
mit der Wortleitung (7) und andererseits mit einem Punkt (8), an dem der Transistor (1) und der
Kondensator (2) in Reihe geschaltet sind, verbunden ist, und daß der Gateanschluß dieses zusätzlichen
MljIaS-Speichertransistors (3) mit einer
Gateleitung (6) verbunden ist.
2. Dynamisches Ein-Transistor-Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß
der Transistor (1) ein MOS-Feldeffekttransistor ist.
3. Dynamisches Ein-Transistor-Speicherelement nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß als MIjLS-Transistor ein MNOS-Transistor
verwendet ist.
4. Verfahren zum Betrieb eines dynamischen Ein-Transistor-Speicherelements nach einem der
Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei der Verwendung eines p-Kanal-MI^S-Speichertransistors
<3) beim Einschreiben von Information in das Ein-Transistor-Speicherelement an
die Wortleitung (7) eine negative Spannung U7 und
an die Gateleitung (6) ein negativer Spannungsimpuls U6 angelegt wird, wobei die negative Spannung
U7 und der negative Spannungsimpuls U6 so
gewählt werden, daß sich die Einsatzspannung des M IxIaS-Speichertransistors je nach Art der gespeicherten
Information verschiebt oder nicht verschiebt, daß beim Auslesen an die Wortleitung (7)
eine negative Spannung U1 und an die Gateleitung
(6) eine negative Lesespanmmg — Ul angelegt wird, wobei die Lesespannung —Uz und die negative
Spannung U7 so gewählt werden, daß der Speicherkondensator (2) bei einer hohen Einsatzspannung
des Mlil^S-Speichertransistors (3) ungeladen
bleibt und daß der SpeicDerkondensator (2)
bei einer kleineren Einsatzspannung des MI1I2S-Speichertransistors
(3) geladen wird, und daß bei der Verwendung eines n-Kanal-MlilaS-Speichertransistors
(3| beim Einschreiben von Information und beim Auslesen die Spannungen der entgegengesetzten
Polarität angelegt werden.
5. Verfahren zum Betrieb eines Ein-Transistor-Speicherelements
nach Ansprach 3, dadurch gekennzeichnet, daß an die Gateleitung (6) Massepotentia!
angelegt wird, wenn der MSTJ^S-Speichertransistor
{3| nicht zur Funktion gelangen soll.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß zwei verschiedene Informationen, die
eine um dem dynamischen Speicherelement und die andere in dem MI^S-Transistor, gespeichert
werden.
Die Erfindung bezieht sich auf ein dynamisches Ein-Transistor-Speicherelement nach dem Oberbegriff
des Patentanspruchs 1.
Dynamische Ein-Transistor-Speicherelemente sind bekannt. Beispielsweise ist in der deutschen Offenlegungsschrift
21 48 896 und in der deutschen Auslegeschrift 17 74 482 unter anderem ein solches Ein-Transistor-Speicherelement,
das aus einem Kondensator und einem Feldeffekttransistor besteht, beschrieben. Zum Auslesen von Information aus einem
solchen Ein-Transistor-Speicherelement wird der Transistor dieses Speicherelements, der einerseits mit der
Bitleitung und andererseits mit dem Kondensator verbunden ist, über seinen Gateanschluß, der mit einer
Auswahlleitung verbunden ist, leitend geschaltet. Dies bewirkt, daß die in dem Kondensator in Form von
Ladung gespeicherte Information über den ausgewählten Feldeffekttransistor auf die Bitleitung fließt.
In der USA.-Patentschrift 37 45 539 ist ein Einao Transistor-Speicherelement beschrieben, bei dem mit
der Bitleitung ein zusätzliches Schaltelement verbunden ist. Dabei besteht dieses Schaltelement aus zwei
Transistoren. Dabei dient ein Transistor zum Laden des Kondensators des Ein-Transistor-Speicherelements
während des Schreibzyklus und der andere Transistor zum Auslesen von möglicherweise in dem Kondensator
befindlicher Ladung während des Lesezyklus. Ein Nachteil solcher dynamischer Ein-Transistor-Speicherelemente
besteht darin, daß die gespeicherte Information in Zeitabständen von etwa 1 bis 100 ms
regeneriert werden muß. Ein weiterer Nachteil besteht darin, daß beim Abschalten der Versorgungsspannung
die in dem Ein-Transistor-Speicherelement gespeicherte Information verlorengeht.
Eine Aufgabe der vorliegenden Erfindung besteht daher darin, ein wie eingangs erwähntes Ein-Transistor-Speicherelement
anzugeben, bei dem die gespeicherte Information über einen längeren Zeitraum abgespeichert
werden kann.
Diese Aufgabe wird durch ein wie eingangs bereits
erwähntes Ein-Transistor-Speicherelement gelöst, das durch die in dem Kennzeichen des Patentanspruchs Ϊ
aufgeführten Merkmale gekennzeichnet ist.
Ein Vorteil eines erfindungsgemäßen Ein-Transistor-Speicherelements
besteht darin, daß die Funktionsweise des dynamischen Ein-Transistor-Speicherelements
im normalen Betrieb durch den erfindungsgemäß zugeschalteten MIJ-jS-Transistor nicht gestört wird
und daß die Information nur bei längeren Speicherdauern in den MI^S-Transistor umgespeichert wird.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß durch einen einzigen Impuls die in dem
dynamischen Ein-Transistor-Speicherelement gespeicherte Information in den MI^S-Transistor uingespeichert
werden kann.
Vorteilhafterweise kann die so in den MI1I2S-Transistor
eingespeicherte Information über einen längeren Zeitraum, der bis zu 10 Jahren reichen kann,
gespeichert werden.
6«» Vorteilhafterweise können in dem erfradungsgemäßen
Ein-Transistor-Speicherelement gleichzeitig zwei verschiedene Informationen gespeichert sein,
wobei eine Information in dem Ml^S-Speichertransistor
gespeichert ist und wobei die andere Information in dem Speicherkondensator gespeichert ist.
Gemäß eines weiteren Vorteils der Erfindung kann das Einschreiben von Information element-, zeilen-
oder auch matrixweise erfolgen.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2442134A DE2442134B1 (de) | 1974-09-03 | 1974-09-03 | Verfahren zum Betrieb eines Speicherelementes |
DE19742442133 DE2442133C3 (de) | 1974-09-03 | Dynamisches Drei-Transistoren-Speicherelement | |
DE19742442131 DE2442131B2 (de) | 1974-09-03 | 1974-09-03 | Dynamisches ein-transistor-speicherelement |
DE2442132A DE2442132C3 (de) | 1974-09-03 | 1974-09-03 | Dynamisches Schieberegister und Verfahren zu seinem Betrieb |
US05/609,622 US4030081A (en) | 1974-09-03 | 1975-09-02 | Dynamic transistor-storage element |
FR7526879A FR2284165A1 (fr) | 1974-09-03 | 1975-09-02 | Element de memoire dynamique a transistors |
JP50106842A JPS5152248A (de) | 1974-09-03 | 1975-09-03 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2442134A DE2442134B1 (de) | 1974-09-03 | 1974-09-03 | Verfahren zum Betrieb eines Speicherelementes |
DE19742442133 DE2442133C3 (de) | 1974-09-03 | Dynamisches Drei-Transistoren-Speicherelement | |
DE19742442131 DE2442131B2 (de) | 1974-09-03 | 1974-09-03 | Dynamisches ein-transistor-speicherelement |
DE2442132A DE2442132C3 (de) | 1974-09-03 | 1974-09-03 | Dynamisches Schieberegister und Verfahren zu seinem Betrieb |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2442131A1 DE2442131A1 (de) | 1976-03-18 |
DE2442131B2 true DE2442131B2 (de) | 1976-07-08 |
Family
ID=27431888
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19742442131 Withdrawn DE2442131B2 (de) | 1974-09-03 | 1974-09-03 | Dynamisches ein-transistor-speicherelement |
DE2442134A Withdrawn DE2442134B1 (de) | 1974-09-03 | 1974-09-03 | Verfahren zum Betrieb eines Speicherelementes |
DE2442132A Expired DE2442132C3 (de) | 1974-09-03 | 1974-09-03 | Dynamisches Schieberegister und Verfahren zu seinem Betrieb |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2442134A Withdrawn DE2442134B1 (de) | 1974-09-03 | 1974-09-03 | Verfahren zum Betrieb eines Speicherelementes |
DE2442132A Expired DE2442132C3 (de) | 1974-09-03 | 1974-09-03 | Dynamisches Schieberegister und Verfahren zu seinem Betrieb |
Country Status (4)
Country | Link |
---|---|
US (1) | US4030081A (de) |
JP (1) | JPS5152248A (de) |
DE (3) | DE2442131B2 (de) |
FR (1) | FR2284165A1 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52153630A (en) * | 1976-06-16 | 1977-12-20 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
US4132904A (en) * | 1977-07-28 | 1979-01-02 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
JPS5457875A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Semiconductor nonvolatile memory device |
US4128773A (en) * | 1977-11-07 | 1978-12-05 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
DE2824727A1 (de) * | 1978-06-06 | 1979-12-13 | Ibm Deutschland | Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen |
JPS5538664A (en) * | 1978-09-08 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile memory circuit |
JPH01151095A (ja) * | 1987-12-09 | 1989-06-13 | Toshiba Corp | 半導体メモリ |
JPH02199698A (ja) * | 1989-01-30 | 1990-08-08 | Kawasaki Steel Corp | 半導体集積回路 |
JP2529885B2 (ja) * | 1989-03-10 | 1996-09-04 | 工業技術院長 | 半導体メモリ及びその動作方法 |
JP2726503B2 (ja) * | 1989-08-09 | 1998-03-11 | 川崎製鉄株式会社 | 集積回路 |
US5598367A (en) * | 1995-06-07 | 1997-01-28 | International Business Machines Corporation | Trench EPROM |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE788583A (fr) * | 1971-09-16 | 1973-01-02 | Intel Corp | Cellule a trois lignes pour memoire a circuit integre a acces aleatoir |
US3781570A (en) * | 1971-11-22 | 1973-12-25 | Rca Corp | Storage circuit using multiple condition storage elements |
JPS5710516B2 (de) * | 1972-12-13 | 1982-02-26 | ||
US3876991A (en) * | 1973-07-11 | 1975-04-08 | Bell Telephone Labor Inc | Dual threshold, three transistor dynamic memory cell |
US3876993A (en) * | 1974-03-25 | 1975-04-08 | Texas Instruments Inc | Random access memory cell |
-
1974
- 1974-09-03 DE DE19742442131 patent/DE2442131B2/de not_active Withdrawn
- 1974-09-03 DE DE2442134A patent/DE2442134B1/de not_active Withdrawn
- 1974-09-03 DE DE2442132A patent/DE2442132C3/de not_active Expired
-
1975
- 1975-09-02 FR FR7526879A patent/FR2284165A1/fr not_active Withdrawn
- 1975-09-02 US US05/609,622 patent/US4030081A/en not_active Expired - Lifetime
- 1975-09-03 JP JP50106842A patent/JPS5152248A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPS5152248A (de) | 1976-05-08 |
DE2442132A1 (de) | 1976-03-11 |
DE2442133B2 (de) | 1976-07-08 |
DE2442134B1 (de) | 1976-02-26 |
DE2442132C3 (de) | 1981-11-05 |
DE2442132B2 (de) | 1978-04-27 |
DE2442133A1 (de) | 1976-03-18 |
FR2284165A1 (fr) | 1976-04-02 |
DE2442131A1 (de) | 1976-03-18 |
US4030081A (en) | 1977-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3925153C2 (de) | ||
DE102004056911B4 (de) | Speicherschaltung sowie Verfahren zum Auslesen eines Speicherdatums aus einer solchen Speicherschaltung | |
DE2442131B2 (de) | Dynamisches ein-transistor-speicherelement | |
DE2309192A1 (de) | Regenerierschaltung nach art eines getasteten flipflops | |
DE2712537A1 (de) | Speicherwerk | |
DE19950581A1 (de) | Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen | |
DE3635344C2 (de) | ||
DE3141555A1 (de) | Halbleiterspeicher | |
DE3038641C2 (de) | Halbleiter-Speicherschaltung | |
DE2129687C3 (de) | Digitale Speicherschaltung | |
DE2317497B1 (de) | Verfahren zum Betrieb eines Fünf-Transistoren-Speicherelementes | |
DE3430145C2 (de) | Halbleiter-Speichereinrichtung | |
DE2351554C2 (de) | Speicher für direkten Zugriff mit dynamischen Speicherzellen | |
DE2856838A1 (de) | Leseverstaerker- und klinkschaltung fuer einen blockorganisierten speicher aus einem metallnitridoxid | |
DE2058869A1 (de) | Speichermatrix | |
EP0087818B1 (de) | Integrierter dynamischer Schreib-Lese-Speicher | |
DE3815549A1 (de) | Dynamischer direktzugriffsspeicher | |
DE2442133C3 (de) | Dynamisches Drei-Transistoren-Speicherelement | |
DE3202028A1 (de) | Integrieter dynamischer schreib-lese-speicher | |
DE1959689A1 (de) | Elektrische Speicherzelle mit niedriger Verlustleistung | |
DE2021414A1 (de) | Binaerspeicherschaltung | |
DE2310626C3 (de) | Assoziativer Speicher | |
DE2148896C3 (de) | Halbleiterspeicher mit Ein-Transistor-Speicherelementen und mit Flipflop-Schaltung zur Informationsbewertung und -regenerierung und Verfahren zum Betrieb dieses Speichers | |
DE2744490C2 (de) | Bipolar-Halbleiterspeicher | |
DE2711221A1 (de) | Energieunabhaengige speichervorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8239 | Disposal/non-payment of the annual fee |