DE2442134B1 - Verfahren zum Betrieb eines Speicherelementes - Google Patents

Verfahren zum Betrieb eines Speicherelementes

Info

Publication number
DE2442134B1
DE2442134B1 DE2442134A DE2442134A DE2442134B1 DE 2442134 B1 DE2442134 B1 DE 2442134B1 DE 2442134 A DE2442134 A DE 2442134A DE 2442134 A DE2442134 A DE 2442134A DE 2442134 B1 DE2442134 B1 DE 2442134B1
Authority
DE
Germany
Prior art keywords
transistors
memory
transistor
memory element
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE2442134A
Other languages
English (en)
Inventor
Karlheinrich Dipl.- Ing. 8035 Gauting Horninger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19742442131 priority Critical patent/DE2442131B2/de
Priority to DE2442134A priority patent/DE2442134B1/de
Priority to DE19742442133 priority patent/DE2442133C3/de
Priority to DE2442132A priority patent/DE2442132C3/de
Priority claimed from DE19742442133 external-priority patent/DE2442133C3/de
Priority to FR7526879A priority patent/FR2284165A1/fr
Priority to US05/609,622 priority patent/US4030081A/en
Priority to JP50106842A priority patent/JPS5152248A/ja
Publication of DE2442134B1 publication Critical patent/DE2442134B1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails

Description

Lasttransistoren dienen.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes Verfahren zum Betrieb eines wie oben angegebenen bekannten Speicherelementes anzugeben.
Diese Aufgabe wird durch ein wie eingangs bereits erwähntes Verfahren zum Betrieb eines Speicherelementes gelöst, das dadurch gekennzeichnet ist, daß zum Umschreiben von in dem Speicherelement gespeicherter Information in die M/^S-Transistoren an die Leitung und an die Gateleitung ein hoher Spannungsimpuls angelegt wird, wobei der Spannungsimpuls bei der Verwendung von p-Kana\-MIγΙ-,Ξ-Ύηιη-sistoren negativ und bei der Verwendung \<>n n-Kanal-M/,/,5-Transistoren positiv ist, und wobei der hohe Spannungsimpuls so gewählt wird, daß die Einsatzspannung des MI1 /,S-Transistors, der in de:n Zweig des Flip-Flops angeordnet ist, in dem der Schalttransistor gerade leitend ist, zu größeren Werten verschoben wird, und daß die Einsatzspannung des M/, /-,S-Transistors, der in dem Zweig des Flip-Flops angeordnet ist, in dem der Schalttransistor gerade sperrt, nicht verschoben wird, und daß zum Umschreiben der Information aus den A//j/2S-Speichertransistoren in das dynamische Vier-Transistoren-Speicherelement an die Leitung die Versorgungsspannung der Speicherschaltung angelegt wird und daß gleichzeitig an die Gateleitung eine Lesespannung - U1. deren Wert etwa dem arithmetischen Mittel der beiden Einsatzspannungen der MNOS-Speichertransistören entspricht, angelegt wird.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß durch einen einzigen Impuls die in dem Vier-Transistoren-Speicherelement gespeicherte Information in die MNOS-Transistoren eingespei- 3g chert wird.
Ein Vorteil der Erfindung besteht darin, daß die Funktionsweise des dynamischen Vier-Transistoren-Speicherelementes im normalen Betrieb ohne Informationsumspeicherung durch die zugeschalteten M/^S-Transistoren nicht gestört wird, und daß die Information nur bei längeren Speicherdauern in diese M^/oS-Transistoren umgespeichert wird.
Vorteilhafterweise kann die so in die MNOS-Transistoren eingespeicherte Information über einen langeren Zeitraum, der bis zu 10 Jahren reichen kann, gespeichert werden.
Gemäß eines weiteren Vorteils der Erfindung läßt sich das Speicherelement sowohl als dynamisches Vier-Transistoren-Speicherelement als auch als statisches Sechs-Transistoren-Speicherelement verwenden.
Weitere Erläuterungen zur Erfindung gehen aus der Beschreibung und der Figur hervor.
Die Figur zeigt das Schaltbild eines dynamischen Vier-Transistoren-Speicherelementes.
Dabei wird das herkömmliche dynamische Vier-Transistoren-Speicherelement aus den Transistoren 1, 2, 3 und 4 gebildet. Die Transistoren 1 und 4 stellen die Auswahltransistoren dar. Der Transistor 1 ist einerseits mit der Bit-Leitung 7 und andererseits mit dem Knoten 11 des Speicherelementes verbunden. Dementsprechend ist der Transistor 4 einerseits mit dem Knoten 12 des Speicherelementes und andererseits mit der Bit-Leitung 8 verbunden. Die Transistören 1 und 4 sind gemeinsam über die Wort-Leitung 9 ansteuerbar, weshalb die Gateanschlüsse dieser Transistoren mit dieser Wort-Leitung 9 verbunden
Die Transistoren 2 und 3 stellen die Schalttransistoren des dynamischen Speicherelementes dar. Ihre Sourcegebiete sind mit dem Anschluß 14 verbunden. Das Draingebiet des Schalttransistors 2 ist mit dem Knoten 11 des Flipflops und das Draingebiet des Transistors 3 mit dem Knoten 12 des Flipflops verbunden. Der Gateanschluß des Schalttransistors 2 isl mit dem Knoten 12 des Speicherelementes und dei Gateanschluß des Schalttransistors 3 mit dem Knoten 11 des Speicherelementes verbunden.
Vorzugsweise werden als Auswahltransistoren I und 4 und als Schalttransistoren 2 und 3 MOS-Transistoren verwendet.
Die Ml111S- Transistoren 5 und 6, bei denen es sich vorzugsweise um MNOS-Transistoren handelt, sind in der aus der Figur ersichtlichen Weise zu dem dynamischen Vier-Transistoren-Speicherelement hiiuugeschaltet. Einerseits ist der MNOS-Speichertransi stör 5 mit dem Knoten 11 des Speicherelementes und andererseits mit der Leitung 13 verbunden. Der MNOS-Speichertransistor 6 ist einerseits mit dem Knoten 12 des Speicherelementes und andererseits ebenfalls mit der Leitung 13 verbunden. Über die Gateleitung 10 sind die beiden MNOS-Speichertransistoren 5 und 6 gemeinsam ansteuerbar, weshalb ihre Gateanschlüsse mit dieser Gateleitung 10 verbunden sind. Vorzugsweise liegen die Sourceanschlüsse der Schalttransistoren 2 und 3, die mit dem Anschluß 14 verbunden sind, an Masse.
Im folgenden soll nun die Funktionsweise des erfindungsgemäßen Verfahrens zum Betrieb eines dynamischen Vier-Transistoren-Speicherelementes beschrieben werden. Dabei wird angenommen, daß zu Beginn in den beiden MNOS-Speichertransistoren 5 und 6 jeweils eine »0« gespeichert ist, was bedeutet, daß die Einsatzspannung beider MNOS-Speichertransistoren 5 und 6, p-Kanal-Transistoren vorausgesetzt, etwa — 2 Volt beträgt. Nun soll über die Bitleitungen 7 und 8 eine Information in das Speicherelement eingeschrieben werden. Zu diesem Zweck werden zunächst über die Wortleitung 9 die beiden Auswahltransistoren 1 und 4 leitend geschaltet. Dadurch wird erreicht, daß die an den Bitleitungen 7 und 8 anliegende Information an die Knoten 11 bzw. 12 des Speicherelementes gelangt. Beispielsweise wird durch diese Information bewirkt, daß der Schalttransistor 2 in den leitenden und der Schalttransistor 3 in den sperrenden Zustand versetzt wird. Um diese Information nun in die MNOS-Speichertransistoren umzuschreiben, wird an die Leitungen 10 und 13 jeweils ein hoher negativer Spannungsimpuls angelegt. Beispielsweise wird etwa 10 μβ lang eine Spannung von — 30 Volt angelegt. Da der Sourceanschluß des MNOS-Speichertransistors 5 über den leitenden Schalttransistor 2 an Masse liegt, ist die volle negative Spannung am Gate wirksam und die Einsatzspannung des MNOS-Speichertransistors 5 wird zu negativen Spannungswerten hin verschoben. Beispielsweise beträgt die Einsatzspannung dieses Transistors dann etwa — 12 V. Da der Schalttransistor 3 sperrt, und somit an dem Sourceanschluß des MNOS-Speichertransistors 6 kein Massepotential liegt, liegt am Gateisolator dieses Transistors nur eine kleine Spannung, die nicht ausreicht, die Einsatzspannung dieses MNOS-Speichertransistors 6 zu verschieben. Die an den Bitleitungen 7 und 8 anliegende Information wurde also durch Anlegen eines hohen, negativen Spannungsim-
pulses an clic Gatcleitung 10 und an die Leitung 13 in die beiden MNOS-Speichertransistoren 5 und 6 umgeschrieben.
Um diese in den MNOS-Speichertransistoren 5 und 6 enthaltene Information wieder in das dynamische Vier-Transistoren-Speicherelement einzulesen, wird an die Leitung 13 die Versorgungsspannung der Speicherschaltung angelegt. Vorzugsweise beträgt diese etwa -- 20 V. Gleichzeitig wird an die weitere Leitung 10 eine Lesespannung — U1 , deren Wert etwa dem arithmetischen Mittel der beiden Einsatzspannungen der MNOS-Speichertransistoren 5 und 6 entspricht, angelegt. Dabei werden wieder p-Kanal-Transistoren vorausgesetzt. Bei dieser Spannung - U1 leitet der MNOS-Speichertransistor 6, der MNOS-Speichertransistor 5 sperrt dagegen. Über den leitenden MNOS-Speichertransistor 6 wird der Schalttransistor 2 dadurch leitend geschaltet, daß das Potential der Leitung 13 an den Gateanschluß dieses Schalttransistors 2 gelangt. Der Schalttransistor 3 wird, da der MNOS-Speichertransistor 5 sperrt, nicht leitend geschaltet. Somit ist die Information wieder in das dynamische Speicherelement eingegeben.
Durch Anlegen eines positiven Potentials von etwa + 30 V an die Gateleitung 10 wird in den MNOS-Transistoren eingeschriebene Information gelöscht.
Dieser Vorgang wird von G. D or da und M. Pulver: »Tunnel Mechanism in MNOS Struktures« in phys. stat. sol. (a) 1,71 (1970), Seiten 71 bis 79, näher erläutert.
Wie oben bereits erwähnt, läßt sich das Speicherelement auch als statisches Sechs-Transistoren-Speicherelement verwenden. Dabei dienen dann die beiden MNOS-Transistoren 5 und 6 als Lasttransistoren des Flipflops. Die Transistoren 2 und 3 stellen die Schalttransistoren des Flipflops dar. Die Versorgungsspannung — UnD, die vorzugsweise etwa — 20 V beträgt, liegt zwischen dem Punkt 14 und der Leitung 13 an.
Das Löschen und Einschreiben von Information erfolgt in der oben bereits im Zusammenhang mit dem dynamischen Vier-Transistoren-Speicherelement beschriebenen Weise. Dies bedeutet, daß zum Einschreiben von Information an die Gateleitung 10 ein negatives Potential von etwa vorzugsweise — 30 V angelegt wird und daß zum Löschen der Information an die Gateleitung 10 ein positives Potential von etwa vorzugsweise + 30V angelegt wird. Beim Auslesen wird an die Gatcleitung 10*ein Potential von vorzugsweise etwa - 15 V angelegt. Dadurch wird erreicht, daß das Flipflop in die durch die eingespeicherte Information geprägte Lage kippt.
Die Tatsache, daß sich die in die MNOS-Transisto-
zo ren eingespeicherte Information beim Anlegen einer Gleichspannung an die Gateelektroden sehr schnell abbauen kann, ist bedeutungslos, da die Größe der Einsatzspannung der MNOS-Transistoren nach dem Kippen des Flipflops keine Rolle mehr spielt.
as Bei der Verwendung von MNOS-n-Kanal-Transistoren werden an die Gateleitung 10 und an die Leitung 13 die entsprechenden Potentiale der entgegengesetzten Polarität angelegt.
Vorteilhafterweise können in dem Speicherelement gleichzeitig zwei verschiedene Informationen gespeichert sein, wobei die eine Information zuvor in die M/, ^S-Speichertransistoren abgespeichert wurde und wobei die andere Information dann anschließend in das dynamische Speicherelement eingespeichert wird.
Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Verfahren zum Betrieb eines Speicherelementes, bestehend aus einem dynamischen Vier-Transistoren-Speicherelement mit zwei Auswahltransistoren und zwei Schalttransistoren, wobei die beiden Schalttransistoren rückgekoppelt sind und wobei jeweils ein Auswahltransistor einerseits mit einer Bitleitung und andererseits mit einem Knoten des dynamischen Speicherelementes verbunden ist, und wobei die Gateanschliisse der Auswahltransistore'n mit einer Wortleitung verbunden sind, und mit zusätzlichen MI1I2SSpCichertransistoren, wobei jeweils der SourceanschluB eines M/^S-Speichertransistors mit einem Knoten des Speicherelementes verbunden ist, wobei die Drainanschlüsse der M/,/,S-Speichertransistoren mit einer Leitung verbunden sind, und wobei die Gateanschlüsse der A//,/2S-Speichertransistoren mit einer Gateleitung verbunden sind, dadurch gekennzeichnet, daß zum Umschreiben von in dem Speicherelement gespeicherter Information in die M/,/25-Transistoren an die Leitung (13) und an die Gateleitung (10) ein hoher Spannungsimpuls angelegt wird, wobei der Spannungsimpuls bei der Verwendung von p-Kanal-/V//,/,S-Transistoren negativ und bei der Verwendung von n-Kanal-M/,/,S-Transistoren positiv ist, und wobei der hohe Spannungsimpuls so gewählt wird, daß die Einsatzspannung des M/,/,5-Transistors, der in dem Zweig des Flipflops angeordnet ist, in dem der Schalttransistor gerade leitend ist, zu größeren Werten verschoben wird, und daß die Einsatzspannung des MI1I2S-Transistors, der in dem Zweig des Flipflops angeordnet ist, in dem der Schalttransistor gerade sperrt, nicht verschoben wird, und daß zum Umschreiben der Information aus den MI1I2S-SpCichertransistoren (5, 6) in das dynamische Vier-Transistoren-Speicherelement an die Leitung (13) die Versorgungsspannung der Speicherschaltung angelegt wird und daß gleichzeitig an die Gateleitung 10 eine Lesespannung — UL, deren Wert etwa dem arithmetischen Mittel der beiden Einsatzspannungen der MNOS-Speichertransistoren (5, 6) entspricht, angelegt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Auswahltransistoren (1, 4) und als Schalttransistoren (2, 3) MOS-Feldeffekttransistoren verwendet werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als Speichertransistoren (5, 6) MNOS-Transistoren, deren Dielektrikum aus einer SiGy Schicht und aus einer Si3N4-Schicht besteht, verwendet werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß für die SiO2-Schicht eine Dicke von 1 bis 3nm, und für die Si3N4-Schicht eine Dicke von 30 bis 60 nm gewählt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zwei verschiedene Informationen, die eine in dem dynamischen Speicherelement und die andere in den MZ1/^-Transistoren gespeichert werden.
Die Erfindung bezieht sich auf ein Verfahren zum Betrieb eines Speicherelementes, bestehend aus einem dynamischen Vier-Transistoren-Speicherelement mit zwei Auswahltransistoren und zwei Schalttransistoren, wobei die beiden Schalttransistoren rückgekoppelt sind und wobei jeweils ein Auswahltransistor einerseits mit einer Bit-Leitung und andererseits mit einem Knoten des dynamischen Speicherelementes verbunden ist, und wobei die Gatean-Schlüsse der Auswahltransistoren mit einer Wort-Leitung verbunden sind, und mit zusätzlichen MI1I1S-Speichertransistoren, wobei jeweils der Sourceanschiuß eines M/^S-Speichertransistors mit einem Knoten des Speicherelementes verbunden ist, wobei die Drainanschlüsse der M/j/jS-Speichertransistoren mit einer Leitung verbunden sind, und wobei die Gateanschliisse der MI1 /,.S'-Speichertransistoren mit einer Gateleitung verbunden sind.
Speicherelemente dieser Art und Verfahren zu de-
ao ren Betrieb sind bekannt. Beispielsweise ist in den Veröffentlichungen L. W. Terman, »MOSFET Memory Circuits«, Proc. of the IEEE, Vol. 59, No. 7, Juli 1971, Seiten 1044 bis 1058, ein Vier-Transistoren-Speicherelement beschrieben. Dabei handelt es sich um ein dynamisches Speicherelement, das aus zwei Auswahltransistoren und zwei rückgekoppelten Schalttransistoren besteht. Je ein Auswahltransistor ist einerseits mit einer Bit-Leitung und andererseits mit einem Knoten des Speicherelementes verbunden.
Die Auswahltransistoren sind gemeinsam über eine Wort-Leitung ansteuerbar.
In der Veröffentlichung »IBM-Techn. Disci. Bull.«, Sept. 1971, Seiten 1340 bis 1341, ist eine Speicherzelle mit sechs Feldeffekttransistoren, die aus zwei Auswahltransistoren, zwei Schalttransistoren und zwei als Lastelemente geschaltete Feldeffekttransistoren besteht, beschrieben. Je ein Auswahltransistor ist einerseits mit einer Bit-Leitung und andererseits mit einem Knoten des Speicher-Flip-Flops, das aus den Schalttransistoren und den Lastelementen besteht, verbunden. Die Auswahltransistoren sind gemeinsam über eine Wort-Leitung ansteuerbar.
In der Veröffentlichung »IBM-Techn. Disci. Bull.«, Juli 1970, Seiten 477 bis 478, ist eine Speicherzelle beschrieben, die aus einem Speicher-Flip-Flop mit zwei bipolaren Schalttransistoren und zwei Lasttransistoren besteht, wobei die Lastelemente Feldeffekttransistoren sind, deren Gateanschlüsse miteinander verbunden sind. Je ein Basisanschluß je eines weiteren bipolaren Transistors ist mit je einem Knoten des Flip-Flops verbunden. Je ein Emitteranschluß dieser weiteren Transistoren ist mit je einer Bit-Leitung verbunden. Die Kollektoranschlüsse dieser weiteren Transistoren sind mit den verbundenen Gatean-Schlüssen der Lastelemente verbunden.
Ein Nachteil von solchen Speicherelementen besteht darin, daß die gespeicherte Information in Zeitabständen von etwa 10 bis 100 ms regeneriert werden muß. Außerdem geht beim Abschalten der Versorgungsspannung die in dem dynamischen Vier-Transistoren-Speicherelement gespeicherte Information verloren.
In der Veröffentlichung von Do ν Fr ohm an n-Beutchkowsky: »The metal-nitride-oxide-silicon
S5 (MNOS) transistor characteristics and applications«, Proc. of the IEEE, Vol. 58, Nr. 8, Aug. 1970, Seiten 1207 bis 1219, ist eine Kippschaltung beschrieben, bei der MNOS-Speichertransistoren gleichzeitig als
DE2442134A 1974-09-03 1974-09-03 Verfahren zum Betrieb eines Speicherelementes Withdrawn DE2442134B1 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE19742442131 DE2442131B2 (de) 1974-09-03 1974-09-03 Dynamisches ein-transistor-speicherelement
DE2442134A DE2442134B1 (de) 1974-09-03 1974-09-03 Verfahren zum Betrieb eines Speicherelementes
DE19742442133 DE2442133C3 (de) 1974-09-03 Dynamisches Drei-Transistoren-Speicherelement
DE2442132A DE2442132C3 (de) 1974-09-03 1974-09-03 Dynamisches Schieberegister und Verfahren zu seinem Betrieb
FR7526879A FR2284165A1 (fr) 1974-09-03 1975-09-02 Element de memoire dynamique a transistors
US05/609,622 US4030081A (en) 1974-09-03 1975-09-02 Dynamic transistor-storage element
JP50106842A JPS5152248A (de) 1974-09-03 1975-09-03

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE19742442131 DE2442131B2 (de) 1974-09-03 1974-09-03 Dynamisches ein-transistor-speicherelement
DE2442134A DE2442134B1 (de) 1974-09-03 1974-09-03 Verfahren zum Betrieb eines Speicherelementes
DE19742442133 DE2442133C3 (de) 1974-09-03 Dynamisches Drei-Transistoren-Speicherelement
DE2442132A DE2442132C3 (de) 1974-09-03 1974-09-03 Dynamisches Schieberegister und Verfahren zu seinem Betrieb

Publications (1)

Publication Number Publication Date
DE2442134B1 true DE2442134B1 (de) 1976-02-26

Family

ID=27431888

Family Applications (3)

Application Number Title Priority Date Filing Date
DE19742442131 Withdrawn DE2442131B2 (de) 1974-09-03 1974-09-03 Dynamisches ein-transistor-speicherelement
DE2442134A Withdrawn DE2442134B1 (de) 1974-09-03 1974-09-03 Verfahren zum Betrieb eines Speicherelementes
DE2442132A Expired DE2442132C3 (de) 1974-09-03 1974-09-03 Dynamisches Schieberegister und Verfahren zu seinem Betrieb

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE19742442131 Withdrawn DE2442131B2 (de) 1974-09-03 1974-09-03 Dynamisches ein-transistor-speicherelement

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE2442132A Expired DE2442132C3 (de) 1974-09-03 1974-09-03 Dynamisches Schieberegister und Verfahren zu seinem Betrieb

Country Status (4)

Country Link
US (1) US4030081A (de)
JP (1) JPS5152248A (de)
DE (3) DE2442131B2 (de)
FR (1) FR2284165A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2727147A1 (de) * 1976-06-16 1977-12-22 Matsushita Electric Ind Co Ltd Halbleiterspeicher

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4132904A (en) * 1977-07-28 1979-01-02 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
JPS5457875A (en) * 1977-10-17 1979-05-10 Hitachi Ltd Semiconductor nonvolatile memory device
US4128773A (en) * 1977-11-07 1978-12-05 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
DE2824727A1 (de) * 1978-06-06 1979-12-13 Ibm Deutschland Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen
JPS5538664A (en) * 1978-09-08 1980-03-18 Sanyo Electric Co Ltd Nonvolatile memory circuit
JPH01151095A (ja) * 1987-12-09 1989-06-13 Toshiba Corp 半導体メモリ
JPH02199698A (ja) * 1989-01-30 1990-08-08 Kawasaki Steel Corp 半導体集積回路
JP2529885B2 (ja) * 1989-03-10 1996-09-04 工業技術院長 半導体メモリ及びその動作方法
JP2726503B2 (ja) * 1989-08-09 1998-03-11 川崎製鉄株式会社 集積回路
US5598367A (en) * 1995-06-07 1997-01-28 International Business Machines Corporation Trench EPROM

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE788583A (fr) * 1971-09-16 1973-01-02 Intel Corp Cellule a trois lignes pour memoire a circuit integre a acces aleatoir
US3781570A (en) * 1971-11-22 1973-12-25 Rca Corp Storage circuit using multiple condition storage elements
JPS5710516B2 (de) * 1972-12-13 1982-02-26
US3876991A (en) * 1973-07-11 1975-04-08 Bell Telephone Labor Inc Dual threshold, three transistor dynamic memory cell
US3876993A (en) * 1974-03-25 1975-04-08 Texas Instruments Inc Random access memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2727147A1 (de) * 1976-06-16 1977-12-22 Matsushita Electric Ind Co Ltd Halbleiterspeicher

Also Published As

Publication number Publication date
FR2284165A1 (fr) 1976-04-02
DE2442133B2 (de) 1976-07-08
JPS5152248A (de) 1976-05-08
DE2442132C3 (de) 1981-11-05
DE2442133A1 (de) 1976-03-18
DE2442132A1 (de) 1976-03-11
DE2442132B2 (de) 1978-04-27
DE2442131B2 (de) 1976-07-08
DE2442131A1 (de) 1976-03-18
US4030081A (en) 1977-06-14

Similar Documents

Publication Publication Date Title
DE2450116C2 (de) Dynamisches Ein-Transistor-Speicherelement für nichtflüchtige Speicher und Verfahren zu seinem Betrieb
DE3035484C2 (de) Leseschaltung
DE2606744C2 (de) Anordnung mit einem Paar komplementärer Feldeffekttransistoren
DE3141555C2 (de) Halbleiterspeicher
DE2332643C2 (de) Datenspeichervorrichtung
DE2442134B1 (de) Verfahren zum Betrieb eines Speicherelementes
DE3635344C2 (de)
DE2129687C3 (de) Digitale Speicherschaltung
DE2514582C2 (de) Schaltung zur erzeugung von leseimpulsen
DE2347968C3 (de) Assoziative Speicherzelle
DE3038641C2 (de) Halbleiter-Speicherschaltung
DE2754987A1 (de) Leistungslose halbleiter-speichervorrichtung
DE2431079C3 (de) Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicherelementen
DE2818783A1 (de) Datenspeicherzelle
DE2309616C2 (de) Halbleiterspeicherschaltung
DE3330013A1 (de) Statische speicherzelle
DE2433077A1 (de) Dynamische speichereinrichtung
DE2519323A1 (de) Statisches drei-transistoren-speicherelement
DE2339289C2 (de) Bistabile Kippstufe mit MNOS-Transistoren
DE2152109A1 (de) Speicher mit Feldeffekt-Halbleiterelementen
DE1959689A1 (de) Elektrische Speicherzelle mit niedriger Verlustleistung
DE2418750C3 (de) MI112 S-Speichertransistor
EP0061512A1 (de) Integrierte Schaltungsanordnung zum Schreiben, Lesen und Löschen von Speichermatrizen mit Isolierschicht-Feldeffekttransistoren nichtflüchtigen Speicherverhaltens
DE2245688C3 (de) Transistor, geeignet für digitale elektrische Speicherschaltungen, Verfahren zum Betrieb eines solchen Transistors und Anwendung in einer aus Speichermatrix und Decodierern bestehenden Schaltung
DE2736715C2 (de) Speichervorrichtung mit wahlfreiem Zugriff

Legal Events

Date Code Title Description
BHJ Nonpayment of the annual fee