DE2606744C2 - Anordnung mit einem Paar komplementärer Feldeffekttransistoren - Google Patents

Anordnung mit einem Paar komplementärer Feldeffekttransistoren

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Description

Die Erfindung beyifft eine Anordnung, die einen negativen Widerstand annehmen kann, mit einem Paar komplementärer Feldeffekttransistoren (FET), die beide im Verarmungsbetrieb arbeiten und in Reihe zueinander geschaltet sind, wobei die Source-Zone des einen FET mit der Source-Zone des anderen FET, die Drain-Zone des einen FET mit einem ersten Anschluß, die Drain-Zone des anderen FET mit einem zweiten Anschluß, die Gate-Zone des einen FET mit dem zweiten Anschluß und die Gate-Zone des anderen FET mit dem ersten Anschluß verbunden ist.
Aus IEEE Transactions on Circuit Theory, Band CT-10, 1963, Seiten 25 bis 35, ist eine Anordnung eines Paares komplementärer Feldeffekttransistoren (FET) bekannt, die negatives Widerstandsverhalten aufweist. Dabei sind die Source-Zonen der beiden FET zueinander in Reihe geschaltet und die Gate-Elektroden mit der Drain-Zone des jeweils anderen FET verbunden.
Eine gleiche Anordnung ist aus IEEE Transactions on Electron Devices, Band ED-21,1974, Seiten 448 und 449, bekannt. Die Widerstandskennlinie dieser bekannten Anordnungen ist dynatronartig. Das heißt, sie weisen eine /I-förmige Strom-Spannungs-Kennlinie auf. Zu-
so sammen mit einem Arbeitswiderstand kann man sie als bistabile Schaltungen verwenden, wenn die Arbeitswiderstandskennlinie die Strom-Spannungs-Kennlinie der Anordnung mit negativem Widerstand in zwei stabilen Arbeitspunkten schneidet. Solche Anordnun gen lassen sich für Speicherzwecke verwenden, wobei der gespeicherte Wert von dem stabilen Arbeitspunkt abhängt, in welchem sich die Anordnung befindet. Mindestens in einem der stabilen Arbeitspunkte, der den einen Speicherzustand bilden kann, muß zur Aufrechter haltung dieses Speicherzustandes ein Strom fließen. Wird die Stromversorgung dieser bekannten bistabilen Schaltungen unterbrochen, gehen sowohl die bistabile Eigenschaft als auch die Speicherwerte verloren, so daß eine nichtflüchtige, das heißt energieunabhängige.
Speicherung nicht möglich ist. Daran ändert sich auch nichts, wenn man von der in der zweitgenannten Druckschrift erwähnten Möglichkeit Gebrauch macht, einen der beiden komplementären FET als MOSFET
auszubilden,
Aufgabe der vorliegenden Erfindung ist es, eine für Speicherzwecke geeignete Anordnung der eingangs angegebenen Art verfügbar zu machen, die ein nichtflüchtiges, das heißt energieunabhängiges Verhalten aufweist.
Diese Aufgabe wird bei der eingangs angegebenen Anordnung dadurch gelösf, da3 wenigstens einer der FET ein Speicher-FET mit isolierter Gate-Elektrode ist, dessen Gate-Isolierschicht elektrische Ladung in nicht- )o flüchtiger Weise speichert
Vorteilhafte Weiterbildungen dieser Lösung sind in den Unteransprüchen angegeben.
Speicherfeldeffekttransistoren sind an sich bekannt aus Nachrichtentechnik, Band 21, 1971, Seiten 220 bis 223. Dabei wird ausgenutzt, daß sich dieser Speicherfeldeffekttransistor je nachdem, ob in seinem Gate-Dielektrikum Ladung gespeichert ist oder nicht, unterschiedlich verhält Zum Informationsspeichern wird bei diesem Speicherfeldeffekttransistor die Halbleiteroberfläche unter der Gate-Elektrode hinsichtlich ihrer Leitfähigkeit stark invertiert. Eine soiche inversion erfordert, daß kein Drainstrom (ließt Deshalb benötigt man ein weiteres Schaltelement, beispielsweise einen FET, um die Drain-Elektrode des Speicher-FET von der Energiequelle abzuschalten. Da andererseits das Auslesen der gespeicherten Information durch Einschalten eines Source-Drain-Stromes geschehen muß, um feststellen zu können, ob durch den vorausgegangenen Speichervorgang eine Kanalbildung stattgefunden hat oder nicht muß das weitere Schaltelement leitend geschaltet werden. Es wird also ein weiteres Schaltelement notwendig und folglich braucht eine solche Speichervorrichtung eine relativ große Anzahl von Anschlüssen. Dies steht einer Verwendung einer solchen Speichervorrichtung in einem zweidimensionalen Matrixspeicher hinderlich entgegen.
Bei der erfindungsgemäßen Anordnung wird ausgenutzt, daß sie durch elektrische Beeinflussung in zwei unterschiedliche Zustände versetzt werden kann: entweder in einen Zustand, in dem sie eine Strom-Spannungs-Kennlinie mit negativem Widerstandsbereich aufweist oder in einen Zustand, in dem dieses negative Widerstandsverhalten verlorengegangen ist. Der Zustand, in den man die Anordnung jeweils gebracht hat, ist nichtflüchtig, bleibt also auch nach dem Abschalten der Energieversorgung erhalten. Verwendet man die erfindungsgemäße Anordnung als Speicher, kann man diesen beiden Zuständen je einen Informationswert zuordnen und die gespeicherte Information dadurch auslesen, daß man abfragt, ob sich die Anordnung gerade im Zustand mit negativem Widerstandsverhalten oder im Zustand ohne negatives Widerstandsverhallen befindet.
Wenn man die erfindungsgemäße Anordnung aufgrund ihres negativen Widerstandes auch zum Schalten, Schwingungserzeugen und Verstärken verwenden kann, so liegt ihre wichtigste Anwendung in der Verwendung für integrierte Speicher. Im Hinblick auf die Integrationsdichte ist bei solchen integrierten Speichern die Verwendung ven MISFET Vorteilhaft. Dabei werden bei einer besonders vorteilhaften Weilerbildung der Erfindung für beide komplementäre FET MIS-FET verwendet. Da es jedoch schwierig ist, einen p-Kanal-MIS-FET des Verarmungstyps zu realisieren, wäre es bisher problematisch gewesen, die Anordnung negativen Widerslandes mittel·) sines Paares komplementärer MIS-FET in einem monolythischen Substrat zu bilden.
Der Grund für diese Schwierigkeit beruht auf folgendem: Wenn eina Gate-SiOjrScbicht auf einem n-Ieitenden Si-Substrat gebildet wird, wird die SiO2-Schicht während des Herstellungsvorganges des FET gewöhnlich durch Verunreinigungen, wie Nationen, verunreinigt Dementsprechend wird die GaIe-SiO2-Schicht positiv geladen und folglich sammeln sich Elektroden an der Halbleiteroberfläche unterhalb der Gate-SiOrSchicht Deshalb kann man leicht einen p-Kanal-FET des Anreicherungstyps realisieren, während eine Realisierung des Verarmungstyps schwierig ist Wenn man gemäß einer besonders vorteilhaften Weiterbildung der Erfindung für die Anordnung negativen Widerstandes ein Paar komplementärer Speicher-FET verwendet die je eine Substratelektrode aufweisen, die zum Erhalt eines Zweipols vorteilhafterweise mit dem Verbindungspunkt zwischen den Source-Zonen der beiden FET verbunden sind, kann man den p-Kanal-FET durch elektrische Beeinflussung wahlweise in den Anreicherungszustand oder den Verarmungszustand bringen. Je ,Achdem, welchen Zustand man hervorruft weist die Anordnung der komplementären Speicher-FET negatives Widerstandsverhalten auf oder nicht
Die Erfindung und vorteilhafte Weiterbildungen dieser Erfindung werden nun anhand von Ausführungsformen näher erläutert In der Zeichnung zeigen
F i g. 1 und 2 schematische Schnittansichten eines p-Kanal- bzw. eines n-Kanal-MNOS-FET,
F i g. 3a, 3b und 4 eine schematischö Schnittansicht, ein Schaltbild bzw. eine Strom-Spannungs-Kennlinie einer erfindungsgemäßen Anordnung mit negativem Widerstand,
F i g. 5, 6 und 7 eine schematische Schnittansicht, ein Schaltbild bzw. Strom-Spannungs-Kennlinien einer anderen erfindungsgemäßen Anordnung mit negativem Widerstand,
Fig.8, 9 und IO ein Schaltbild, Strom-Spannungs-Kennlinien bzw. eine schematische Schnittansicht einer weiteren erfindungsgemäßen Anordnung mit negativem Widerstand,
l· i g. 11 eine schematische Schnittansicht eines anderen strukturellen Beispiels der Anordnung gemäß Schaltung in F i g. 8,
Fig. 12 und 13 ein Schaltbild bzw. eine Strom-Spannungs-Kennlinie einer Speichermatrix, bei der erfindungsgemäße Anordnungen verwendet werden,
Fig. 14a und 14b eine schematische Schnittansicht bzw. ein Schaltbild einer weiteren erfindungsgemäßen Anordnung mit negativem Widerstand.
Die Fig. 1 und 2 zeigen schematische Schnittansichten eines p-Kanal- bzw. eines n-Kanal-MNOS-FET.
Wie Fig. 1 zeigt, ist der erste FET vom p-Kanal-MNGS-Typ dadurch hergestellt, daß auf einem mit einem Anschluß 27 versehenen n-Siliciumsubstrp.t 21 eine dünne SiO2-Sehicht 22, eine Si3N4-SdIkIu 23 und eine Metallschicht 24 als Gateelektrode aufgebracht sind. Eine ρ + -leitende Zone 25 als Sourcezone und eine weitere p+-leitende Zone 26 als Drainzone sind zu beiden Seiten des unter den genannten Schichten 22,23, 24 liegenden Bereichs gebildet. Der beschriebene FET befindet sich ursprünglich im Anreicherungszustand. Wenn jedoch bezüglich des Substrats 21 eine positive Spannung an die Gateelektrode 24 angelegt wird, werden durch da- durch die Spannung gebildete elektrische Feld Elektronenladungen in die doppeltschichtige Isolationsschicht injiziert und dort gespeichert und zwar speziell an Einfangstellen, die am
Grenzflächenteil zwischen der SijN«-Schiclu 23 und der dünnen SiO2-Schicht 22 verteilt sind. Dies wird durch das Phänomen bewirkt, daß Elektronen, die durch den Tunneleffekt unter der Wirkung des elektrischen Feldes durch die dünne SiCh-Schicht, die generell 2 bis 5 nm dick ist, injiziert werden, durch die Einfangstellen an der Grenzfläche eingefangen und dort zurückgehalten werden, selbst nachdem das elektrische Feld entfernt worden ist. Das Speichern von Elektronen in den Isolierschichten 22,23 ist dem Anlegen einer gegenüber dem Substrat 21 negativen Spannung an die Gateelektrode 24 äquivalent. Deshalb werden in dem Teil der Substratoberfläche unterhalb der Doppelisolierschicht positive Löcher induziert, so daß der Oberflächenleitfähigkeitstyp des Substrats invertiert, d.h. umgekehrt wird. Als Ergebnis wird durch das erwähnte Spannungsanlegen ein p-Kanal 28 erzeugt.
Durch das zeitweise Anlegen der positiven Spannung
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p-Kanal-FET im Verarrmtngsbetrieb arbeitet.
Wie Fig. 2 zeigt, ist der zweite FF.T vom n-Kanal-MNOS-Typ dadurch gebildet, daß auf einem mit einem Anschluß 37 versehenen p-leitenden Siliciumsubstrat 31 eine dünne SiOj-Schicht 32. eine SijNi-Schicht 33 und eine Metallschicht 34 zur Bildung der Gateelcktrodc 2Ί aufgebracht werden. Fine η'-leitende Zone 35 als Sourcezone und eine weitere η *-leitende Zone 36 als Drainzone sind beiderseits des unter den genannten Schichten 32, 33, 34 liegenden Bereichs gebildet. Der beschriebene n-Kanal-FET arbeitet anfantrs ebenfalls jo im Anreicherungsbetrieb. Wenn eine gegenüber dem Substrat 31 negative Spannung an die Gateelektrode 34 angelegt wird, werden durch das durch diese Spannung gebildete elektrische Feld positive Löcher in die doppelschichtige Isolierschicht injiziert und dort gespcichert, und zwar speziell an Einfangstellen, die an dem Grenflächenteil zwischen der SisNU-Schicht 33 und der SiO>Schicht 32 verteilt sind. Dies wird durch die Erscheinung bewirkt, daß positive Löcher, die durch den Tunneleffekt unter der Wirkung des elektrischen Feldes durch die dünne SiOp-Schicht. die generell 2 bis 5 nm dick ist. injiziert werden, durch die Einfangstellen an der Grenzflächen eingefangen und zurückgehalten werden. selbst nachdem das elektrische Feld entfernt ist. Das Speichern der positiven Löcher in den Isolierschichten 22, 23 ist dem Anlegen einer gegenüber dem Substrat 31 positiven Spannung an die Gateelektrode 34 äquivalent. Deshalb werden Elektronen, d. h. negative Ladungen, in dem Substratteil unterhalb der Doppelbolierschicht induziert, so daß der Oberflächenleitfähigkeitstyp des Substrats invertiert wird. Als Ergebnis wird durch das beschriebene Anlegen der Spannung ein n-Kanal 38 gebildet.
Durch das zeitweise Anlegen der negativen Spannung an das Gate 34 wird nun bewirkt, daß dieser n-Kansl-FET im Verarrnungsbetrieb arbeitet.
Beim ersten erfindungsgemäßen Ausführungsbeispiel sind der beschriebene p-Kanal-MNOS-FET und der beschriebene n-Kanal-MNOS-FET in einer monolithischen Scheibe gebildet, wie es Fig.3a zeigt wobei der p-Kanal-FET 20 im linken Teil des η-leitenden Substrats 21 und der n-Kanal-FET 30 in einer p-leitenden Wannenzone 31 gebildet ist, die durch thermische Diffusion im rechten Teil des Substrats 21 erzeugt ist. Die Sourcezonen 25 und 35 sind durch bekannte Verbindungsvorrichtungen miteinander verbunden. Die Gateelektroden 24 und 34 der FET 20 und 30 sind mittels bekannter Verbindungsvorrichtungen mit der Drainzone 36 bzw. 26 verbunden. Die Substratbereiche 21 und 31 sind mit Anschlüssen 27 bzw. 37 verbunden.
Bekanntlich sind generell die Sourcezone und die Drainzone eines FET einander elektrisch äquivalent, und deshalb kann man eine Zone aus dem Zonenpaar 25 und 26 und eine Zone aus dem Zonenpaar 35 und 36 jeweils als Source und die jeweilige andere als Drain bezeichnen.
F i g. 3b zeigt ein Schaltbild der in F i g. 3a dargestellten Anordnung.
Die Anordnung nach Fig.3a läßt sich folgendermaßen herstellen:
Zunächst wird auf einem Teil einer Haupt-(100-)flächc eines η-leitenden Siliciumsubstrats 21 mit einer Obcrflächenstörstcllcnkonzentration von 10ls bis K)1' Atomen/cm1 eine p-leitende Wanne 31 mittels der bekannten thermischen Diffusionsmethode so erzeugt, dall sie eine Oberflächcnstörstellenkonzentration von !O15 bis !O17 Atome1'1.""11 aiifu/r"i«l Dann wrrdpn millrk eines bekannten Diffusionsverfahrens p* -Zonen 25 und
26 mit einer Störstellenkonzentration von 10'q bis IO:" Atomen/cm1 und η'-Zonen 35 und 36 mit einer .Störstellenkonzentration von 10'q bis IO20 Atomen/cm1 gebildet. Die SiCVSchichten 22 und 32 werden durch ein bekanntes thermisches Oxidationsverfahren erzeugt und haben eine Dicke von 1 bis 3 nm. Die Si)N4-Schichten 23 und .33 werden mit Hilfe von strömendem SiIh- und NH,-Gas erzeugt und haben eine Dicke von 60 bis 100 nm. Verbindungen zwischen den Gateelcktroden 24, 34 und den Drainzonen 36, 26 des jeweils anderen FET und Verbindungen zwischen den jeweiligen Sourcezonen 25 und 35 werden durch Metallstreifen gebildet, die durch bekannte Dampfniederschlagsmethoden erzeugt sind.
Nach dem Anlegen eines Impulssignals von gegenüber dem Gate 34 +25 Volt an die p-leitende Wanne 31. und zwar über die Anschlüsse 37 und 26', bzw. eines Impulssignals von gegenüber dem Gate 24 - 25 Volt an das η-leitende Substrat 21, und zwar über die Anschlüsse
27 und 36', wobei jeder Impuls eine Breite von 1 bis 10 Millisekunden hat. wird eine variable Eingangsspannung über den Anschlüssen 36' und 26' angelegt. Dann zeigt die Kennlinie zwischen der Eingangsspannung und der durch die Anschlüsse von 36' nach 26' fließende Strom eine /I-förmige negative Widerstands-(Dynatron-)-Kennlinie, wie es in F i g. 4 gezeigt ist.
Da die dynatronartige Kennlinie durch den Verarmungsbetrieb der FET 20 und 30 erhalten wird, der durch das Anlegen der Impulssignale an die Anschlüsse 37 und 27 erzeugt worden ist, wird die dynatronartige Kennlinie ausgelöscht durch Anlegen spezieller L.rpulssignale mit einer den zuvor genannten Signalen entgegengesetzten Polarität an die Anschlüsse 37 und 27. Solche Löschsignale müssen spezielle Spannungen haben, deren absolute Werte größer als die Schwellenwerte sind, so daß sie die umgekehrte Ladungsübertragung vom Isolator zum Halbleiter erlauben. Aufgrund der Löschsignale gehen beide MNOS-FET in den Anreicherungsbetrieb über, so daß die dynatronartigen Kennlinien ausgelöscht werden.
Die F i g. 5 und 6 zeigen eine schematische Schnittansicht bzw. ein Schaltbild eines weiteren Beispiels. Bei diesem Beispiel sind die Substratanschlüsse 27 und 37 gemeinsam mit einem Punkt 40 der zusammengeschlossenen Sourcezonen 25 und 26 verbunden, und weitere Teile sind mit denen des vorausgehenden Beispiels identisch. Diese Ausführungsform arbeitet als Bauelement mit zwei Anschlüssen, bei welchem beide
MNOS-FET in den Verarmungszustand gebracht sind. Dadurch ergibt sich die negative Widerstandskennlinie lediglich durch Anlegen eines gegenüber dem Anschluß 36' negativen Impulses an den Anschluß 26'.
Die Ausführungsform nach den F i g. 5 und 6 arbeilet folgendermaßen: Ein negativer Spannungsimpuls wird über den Anschlüssen 26' und 36' so angelegt, daß der Ansciiijß 26' gegenüber dem Anschluß 36' negativ ist. Dann wird im n-Kanal-MNOS-FET 30 das Gate 34 gegenüber dem Substrat 37 negativ, und deshalb gelangen die positiven Löcher auf die im Zusammenhang mit F i g. 2 beschriebene Weise durch die dünne SiCh-Schicht 32. und es sammelt sich eine positive Ladung im Einfangniveau an der Grenzfläche /wischen der SiO2-SChJChI 32 und der Si ,^Schicht 33 an. Dementsprechend gelangt der n-Kanal-MNOS-FET 30 in den Verarmungsbetrieb. Gleichzeitig wird im pKanal-MNOS-FF.T 20 das Gate 24 gegenüber dem .3IfLfMlUi ii cilcKüV positiv', UMU uC^iinii/ wCFuCm CiiC Elektronen in der im Zusammenhang mit Fig. I beschriebenen Weise durch die dünne SiOi-Schicht 22 injiziert, und es sammelt sich eine negative Ladung an der Grenzfläche zwischen der SiOrSchicht 22 und der SiiN4-Schicht23an.
Dementsprechend gelangt der p-Kanal-MNOS-FF.T 20 in den Verarmungsbetrieb. Somit gelangt die Vorrichtung gemäß Fig. 5 und 6 lediglich durch Anlegen einer speziellen, gegenüber dem Anschluß 36' negativen Spannung an den Anschluß 26' in den Verarmungsbetrieb, und dieser Verarmungszustand wird selbst nach dem Abschalten oder Entfernen der Spannung aufrechterhalten.
Die F i g. 7 zeigt Spannungs-Strom-Kennlinien der in den Fig. 5 und 6 dargestellten Vorrichtung, wobei Kurven T, II, III und IV negative Widerstandskennlinien für verschiedene Mengen elektrischer Ladungen in den Isolierschichten repräsentieren. Je größer die Menge der gespeicherten Ladung ist. um so größer wird der Spitzenstrom lp und um so höher wird die Abschaltspannung Vc. Durch Anlegen von Gleichspannungen an die Anschlüsse 26' und 36' erscheinen nämlich verschiedene npaativp Wiprstandskennlinien.
Wenn an die Anschlüsse 26' und 36' eine spezielle, gegenüber der ursprünglich angelegten Spannung entgegengesetzte Spannung angelegt wird, werden die einmal in den Grenzflächen gespeicherten Ladungen entfernt, und beide MNOS-FET gelangen zurück in den Anreicherungszustand. Die negative Widerstandskennlinie verschwindet nämlich. Die entgegengesetzte Spannung muß größer als ein bestimmter Schwellenwert sein.
Somit wird durch Anlegen einer Gleichspannung an die Anschlüsse 26' und 36' ein Signal »1« in Form des Auftretens eines negativen Widerstandsverhaltens geschrieben, und durch Anlegen der entgegengesetzten Gleichspannung an die Anschlüsse 26' und 36' wird das Signal »1«, d.h. das negative Widerstandsverhalten, ausgelöscht Bei der Ausführungsform nach den F i g. 5 und 6 betragen die Spannungen der Schreib-Gleichstromimpulse -25 bis -40 Volt, die Impulsbreiten liegen bei 1 bis 10 Millisekunden, die Abschaltspannungen Vc betragen 3 bis 13 Volt und die Spitzenströme liegen bei 0,1 bis 1 Milliampere.
Fig.8 zeigt eine weitere Ausführungsform, bei welcher eine Diode 41 mit ihrer Anode an die Drainzone 26 des p-Kanal-MNOS-FET 20 und mit ihrer Kathode an das Gate 34 des n-Kanal-MNOS-FET 30 und den ersten Anschluß 26' angeschlossen ist Die anderen Teile sind mit denjenigen der Ausführungsform nach den Fig.5 und 6 identisch. Fig. IO zeigt eine schematische Schnittansicht der Halbleiteranordnung nach Fig.8, wobei die zwischen den Anschluß 26' und die Drainzonen 26 des p-Kanal-MNOS-FET 20 geschaltete Diode 41 in der p-leitenden Diffusionszone 26 gebildet ist, von der ein Teil unter den Isolierschichten 22 und 23 der Gateelektrode 24 liegt und in welcher eine η ♦ -Zone 41 erzeugt ist.
Die Ausführungsform nach den F i g. 8 und IO arbeitet folgendermaßen: Ein negativer Spannungsimpuls wird über den Anschlüssen 26' und 36' so angelegt, daß der Anschluß 26' gegenüber dem Anschluß 36' negativ ist. Da sich die Diode 41 für den Drainstrom des p-Kanal-MNOS-FET 20 in Durchlaßrichtung befindet, ist der Spannungsabfall über der Anoden-Kathoden-Strecke der Diode 41 nur etwa 1 V. und die miteinander verbundenen Substrate 27 und 37 haben ein Potential,
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cias zwischen den ; Gicnüalcn scr .".riscrütisse ixt unu Je liegt. Dann wirJ im n-Kanal-MNOS-FET30das Gate34 negativ gegenüber dem Substrat 37, und deshalb gelangt der n-Kanal-MNOS-FET 30 wie im Beispiel der F i g. 5 und 6 in den Verarmungszustand. Gleichzeitig wird im p-Kanal-MNOS-FET 20 das Gate 24 positiv gegenüber dem Substrat 27. und deshalb gelangt der p-Kanal· MNOSFET 20 wie im Beispiel der Fig. 5 und 6 ebenfalls in den Verarmungszustand. Somit nimmt die Vorrichtung das negative Widerstandsverhalten an. das ein Signal repräsentiert, das beispielseise »1 ist gespeichert« anzeigt.
Die Spannungs-Strom-Kennlinien zwischen den Anschlüssen 26' und 36' der Anordnung nach den F i g. 8 und 10 sind durch die Kurven in F i g. 9 dargestellt, wobei sich der Spitzenstromwert (la. Ib) und die Abschaltspannung (Vca. Vcb) in Abhängigkeit von den elektrischen Ladungen in den Isolierschichten ändert. Die Mengen dieser Ladungen hängen von der Höhe (Vi) und der Breite der an die Anschlüsse 26' und 36' angelegten impulsspannung ab. In Fig.9 repräsentiert Kurve »a« die Kennlinie für einen Impuls von Vl = -25 V, und Kurve »b« die Kennlinie für einen ImDuls von Vl = -50 V. Beide Impulse haben eine Breite von einer Sekunde.
Der Speicherwert, der in der zuvor beschriebenen Weise dadurch eingeschrieben worden ist. daß beide MNOS-FET in den Verarmungszustand gebracht worden sind, kann dadurch gelöscht werden, daß einfach ein Impuls entgegengesetzter Polarität mit einem bestimmten Wert über den Anschlüssen 26' und 36' angelegt wird, oder daß ein Gleichstromimpuls angelegt wird mit einer Polarität, die entgegengesetzt zu derjenigen ist, die zuvor zum Speichern angelegt worden ist.
Gegenüber der Ausführungsform nach den Fig.5 und 6 weist die Ausfühningsform nach den F i g. 8 und 10 das Merkmal auf. daß sich die Diode 41 im gesperrten Zustand befindet, wenn über den Anschlüssen 26' und 36' die umgekehrte Spannung zum Löschen angelegt wird. Demgemäß ist beim Löschvorgang im wesentlichen kein Strom erforderlich, und deshalb wird praktisch keine Energie zum Löschen benötigt. Wenn das Löschsignal, d h. eine spezielle, gegenüber dem Anschluß 26' negative Spannung an den Anschluß 36' angelegt wird, gelangt die Diode 41 aufgrund der in Sperrichtung vorspannenden Spannung in den Sperrzustand. Obwohl sich beide MNOS-FET im Verarmungszustand befinden, also in einem Zustand, der einen Stromfluß durch einen die Drainzone 36, die Sourcezo-
ne 35, die Sourcezone 23 und die Drainzone 26 verbindenden Weg erlaubt, ist der Ström durch die Diode 41 gesperrt. Und durch die an die Drainzone 36 angelegte, bezüglich des Gate 34 negative Spannung werden die zuvor in der Doppeltschicht 32, 33 gespeicherten positiven Ladungen (Löcher) in den p-leitenden Wannenteil 31 gebracht, und der n-Kanal verschwindet. Deshalb wechselt der n-Kanal-MNOS-FET zurück zum Anreicherungsbetrieb. Andererseits kommt wegen der in Sperrichtung vorgespannten Diode 41 die Spannung des Substrats 27 der Spannung des Anschlusses 36' nahe, so daß im wesentlichen keine Spannung zwischen dem Gate 24 und dem Substrat 27 aufgeprägt ist. Infolgedessen wechselt der p-Kanal-MNOS-FET 20 nicht zurück zum Anreicherungsbetrieb. Wie anhand von F i g. 8 zu sehen, geht jedoch infolge der Rückkehr des n-Kanal-MNOS-FET 30 zum Verarmungsbetrieb die negative Kennlinie zwischen 26' und 36' verloren, so daß der '/iiclanrl /n.Qlrnml npmaR \C iiruf» ,
ι Pi ,
Der Speicherungsvorgang in Fig. 12 wird ausführlicher mit Bezugnahme auf die Fig. 12 und t3 beschrieben. Bei der Matrix der Fig. 12 werden zum Einschreiben in eine Speicherzelleneinheit A -30 Volt an die Adressen'teitung X 2, 0 Volt an die Adressenleitung Yl und — 15 Volt und -30 Volt an die anderen
X-Leitungen, nämlich X I1 X3 Xn bzw. die anderen
K-Leitungen, nämlich YX. Y3 Yn angelegt. Durch
diese Spannungsbeaufschlagung wird an die Speicherzelleneinheit A ein Schreibsignal Vo nach Fig. 13 angelegt. In F i g. 13 ist auf der Ordinate der Strom und auf der Abszisse die Spannung aufgetragen, die dem Anschluß 26' bezüglich des Anschlusses 36' der F i g. 6,8, 10 oder 11 zugeführt wird.
Wie durch Fig. 13 gezeigt ist. erhält die Zelle A durch Anlegen der Spannung Vw die Eigenschaft eines negativen Widerstandes. Dieser Zustand wird abgeschriebener Zustand oder als der Zustand des Speicherwertes »I« definiert. Ob nun der diesem
QnpirhprvnrnanfT urtraticcT#>hf>nrtf> 7uctan/*l r\f*r Qn<»irhi*r-
erscheint. Eine weitere Möglichkeit besteht darin, die Diode 41 zwischen die Sourcezone 35. die mit dem Substrat 37 verbunden ist, und der Sourcezone 25. die mit dem Substrat 27 verbunden ist, einzusetzen. Wenn bei dieser Möglichkeit eine bezüglich des Anschlusses 26' negative Spannung an den Anschluß 36' angelegt wird, nähert sich die Spannung des Substrats 27 der des Anschlusses 26', die dann positiv ist. Entsprechend wird das Gate 24 des p-Kanal-MNOS-FET 20 gegenüber dem Substrat 27 stark negativ. Deshalb wechselt der p-Kanal-MNOS-FET 20 zum Anreicherungsbetrieb, und dasselbe gilt auch für den n-Kanal-MNOS-FET 30. Dementsprechend wird die Anordnung mit negativem Widerstand gelöscht. Bei den oben beschriebenen, die Diode 41 aufweisenden Anordnungen mit negativem Widerstand fließt zwischen den Anschlüssen 26' und 36' kein Strom, wenn der Speicher der negativen Widerstandskennlinie gelöscht wird. Deshalb kann durch das Einfügen der Diode 41 ohne wesentlichen Stromverbrauch gelöscht werden, natürlich verschiebt sich aufgrund des Einfügens der Diode 41 die Anstiegsspannung der /I-förmigen Widerstandskennlinie im Vergleich zu den Kurven in Fi e. 7 nach rechts, und zwar in dem Maß des kleinen Durchlaßspannungsabfalls über der Diode 41, wie es durch die Kurven in F i g. 9 gezeigt ist.
Die Fig. 11 zeigt ein weiteres strukturelles Beispiel zur Realisierung der in Fi g. 8 gezeigten Schaltung, bei welchem jedoch das Substrat 21 geerdet ist. Bei dieser Ausführungsform dient der linke Endteil der p-leitenden Wannenzone 31 des n-Kanal-MNOS-FET 30 außerdem als Sourcezone 25 des p-Kanal-MNOS-FET, um Raum zu sparen und dadurch eine höhere Integrationsdichte zu erhalten.
Fi g. 12 zeigt ein Beispiel einer Diodenmatrix mit der zuvor beschriebenen Anordnung nach den F i g. 6, 8,10 oder 11 als Zweipolvorrichtung. Die Vorrichtungen können wie gewöhnliche Dioden einer bekannten Diodenmatrix verbunden sein. Beispielsweise sind Anschlüsse 26' mit den X-Adressenleitungen, d.h. Xi, X2, XZ ... und Anschlüsse 36' mit den Y-Adressenleitungen, d.h. Vl, YX Y3 ... verbunden. Diese Matrix speichert eine »1«, indem in die Einheitszellen dadurch eingeschrieben wird, daß von einer ausgewählten X- und einer ausgewählten y-Leitung eine spezielle Spannung geliefert wird, was bewirkt, daß die ausgewählte Einheit in den Zustand negativem Widerstandsverhaltens gelangt
wert »1« oder der Speicherwert »0« (der Zustand, daß nicht eingeschrieben worden ist) gewesen ist, es fließt beim Speicherungsvorgang im wesentlichen kein Strom in die Zelleneinheit A. Während des Speicherungsvorgangs werden den anderen mit der X2-Leitung verbundenen Zelleneinheiten an beiden Anschlüssen dieselben -30 Volt zugeführt, und deshalb wird keine Speicherung bewirkt. Auch die anderen mit der V2-Leitung verbundenen Zelleneinheiten erhalten an , den Anschlüssen 36' gegenüber dem Anschluß 26' eine Spannung von +15 Volt, und deshalb wird keine Speicherung bewirkt. Den Zelleneinheiten, die mit anderen V-Leitungen als der V2-Leitung und mit anderen X-Leitungen als der A"2-Leitung verbunden . sind, wird an den Anschlüssen 36' eine Spannung von gegenüber dem Anschluß 26' + 15 Volt zugeführt. Wie man aus der Darstellung der F i g. 13 sieht, ist der Strom in jeder der Zelleneinheiten 0. Der Grund dafür ist folgender: Generell weist ein MNOS-FET einen
ii, bestimmten Schwellenwert Vth (beispielsweise 20 V) auf, der zur Erzeugung der Tunneleffekte beim Schreiben und Löschen überschritten werde Λ muß, und deshalb beeinflußt eine SDannune mit einem absoluten Wert, der kleiner als der Schwellenwert ist, die
·., gespeicherten Zustände nicht. Deshalb wird bei der erwähnten Matrix lediglich in die Zelleneinheit A eingeschrieben, an die —30 Volt angelegt sind, und bei den anderen Zellen findet kein Einschreiben oder Löschen statt.
-,i) Falls die Zelleneinheit gelöscht worden ist ist das Verhalten negativen Widerstandes verlorengehen, und der Strom ist 0, wie es in F i g. 13 durch die gestrichelte Linie e gezeigt ist Deshalb ist die Schreibleistung im wesentlichen 0.
ö Als nächstes wird das Löschen einer speziellen Zelleneinheit durch Anlegen einer bestimmten umgekehrten Spannung an sie durchgeführt Um beispielsweise die Zelleneinheit A zu löschen, werden 0 Volt an die Adressenleitung X 2 und —30 Volt an die
w) Adressenleitung Y2 angelegt sowie —30 Volt an die anderen X-Leitungen, nämlich X X, X 3,.., Xn und —15 Volt an die anderen Y-Leitungen, nämlich YX, Y3,.., Yn. Deshalb werden dem Anschluß 36' bezüglich des Anschlusses 26' —30 Volt zugeführt Da diese Spannung
hi von —30 Volt über dem Schwellenwert von beispielsweise — 20 Volt liegt wird der Speicherwert gelöscht Die anderen Zellen als die Zelleneinheit A empfangen eine Spannung von 0 Volt oder —15 Volt, alle jedoch
eine Spannung mit einem kleineren absoluten Wert als dem Schwellenwert. Und tfashalb werden keine weiteren Zelleneinheiten hinsichtlich ihres Speicherwertes geändert. Überdies fließt in den Zelleneinheiten bei diesem Löschvorgang im wesentlichen auch kein Strom.
Das Lesen der gespeicherten Information wird dadurch bewirkt, daß eine Lesespannung VR mit einem Wert im Bereich des positiven Gradienten der /1-Kurve in der Spannungs-Strom-Kennlinienkurve der Fig. 13 angelegt wird. Wenn sich die Zelleneinheit im beschriebenen (eingespeicherten) Zustand befindet, weist die Kurve den /I-förmigen Teil (wie er durch durchgehende Linie gezeigt ist) auf. und deshalb ist durch da? Anlegen der Lesespannung VR ein Lesestrom IR erhältlich. Wenn sich die Ze'.leneinheit dagegen im gelöschten Zustand befindet, weist die Kurve keinen /I-förmigen Teil auf (wie es durch die gestrichelte Linie e gezeigt ist), und demzufolge ist kein Strom erhältlich.
Bei einem wirklichen Beisnie! ksnn f^as L*ic*an r*Ac Speicherweries der Zelleneinheit A einfach bewirkt werden duri_?i Anlegen von:
Lesespannung 3 V
<Y2-Adressenleitung -3 V
Andere -Y-Leitungen
als* 2 OV
K2-Adressenleitung 0 V über einen Lesewiderstand (nicht gezeigt)
Andere V-Leitungen
als V 2 -3 V
Wie bei den zuvor erwähnten Ausfünrungsfonren beschrieben ist, hat die erfindungsgemäße Vorrichtung eine einfache Struktur und kann deshalb hoch integriert werden, und demzufolge ist sie speziell zur Herstellung einer zweidimensionalen Struktur geeignet, beispielsweise zur Verwendung als Speichermatrix.
Ferner ist diese Vorrichtung insofern vorteilhaft, als ihr Leistungsverbrauch beim Schreiben und Löschen sehr niedrig ist, insbesondere bei den Ausführungsformen mit der in Reihe geschalteten Diode.
Wenn die zuvor erwähnten Ausführungsformen auch mit einem Paar komplementärer MNOS-FET aufgebaut sind, können andere Ausführungsformen wie jene mit einem MNOS-FET und einem gewöhnlichen Verarmungs-FET hergestellt werden. Die Fig. 14a und Hb zeigen eine solche Ausführungsform mit einem p-Kanal-MNOS-FET 20 und einem n-Kar,.il-Verarmungs-MOS-FET 30', sowie einer Diode AV die sich in Reihenschaltung zwischen den Sourcezoner. 35' und 25 der FET 30' und 20' befindet.
Ferner können andere nichtflüchtige oder leistungsunabhängige Speichertransistoren als MNOS-FET verwendet werden, um die erfindungsgemäße Vorrichtung zu erzeugen. Beispielsweise können nichtflüchtige Speichervorrichtungen mit A^Oj-SKVDoppelschichten verwendet werden oder nichtflüchtige Speichervorrichtungen mit einer Struktur, die ein auf schwebendem Potential befindliches Gate aufweist und eine SiO2-Schicht umfaßt, in der sich eine oder mehrere Elektrodenzonen aus polykristallinem Si befinden.
Hierzu 4 Blatt Zeichnungen

Claims (11)

Patentansprüche;
1. Anordnung die einen negativen elektrischen Widerstand annehmen kann, mit einem Paar komplementären Feldeffekttransistoren (FET), die beide im Verarmungsbetrieb arbeiten und in Reihe zueinander geschaltet sind, wobei die Source-Zone des einen FET mit der Source-Zone des anderen FET, die Drain-Zone des einen FET mit einem ersten Anschluß, die Drain-Zone des anderen FET mit einem zweiten Anschluß, die Gate-Zone des einen FET mit dem zweiten Anschluß und die Gate-Zone des anderen FET mit dem ersten Anschluß verbunden ist, dadurch gekennzeichnet, daß wenigstens einer der FET (20, 30) ein Speicher-FET mit isolierter Gate-Elektrode (24,34) ist, dessen Gate-Isolierschicht elektrische Ladung in nichtflüchtiger Weise speichert.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daö beide FET als Speicher-FET mit isolierten Gate-Elektroden ausgebildet sind.
3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher-FET bzw. die Speicher-FET eine unter der Gate-Elektrode liegende erste Isolierschicht (23, 33) und eine unter der ersten Isolierschicht liegende zweite Isolierschicht (22, 32) aufweist bzw. aufweisen und daß die beiden Isolierschichten aus verschiedenen Isoliermaterialien bestehen.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daü die erste Isolierschicht (23, 33) aus S13N4 und die zweite Isolierscl- jht (22,32) aus SiO2 besteht
5. Anordnung nach Anspruch \ dadurch gekennzeichnet, daß eine der beiden Isolierschichten (22,23, 32,33) aus AI2O3 und die andere aus S1O2 besteht.
6. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher-FET bzw. die Speicher-FET eine Struktur mit einem auf schwebendem Potential befindlichen Gate aufweist bzw. aufweisen, die eine SiCh-Schicht umfaßt, in der sich eine oder mehrere Elektrodenzone aus polykristallin nem Silicium befinden.
7. Anordnung nach einem der Ansprüche I bis 6, dadurch gekennzeichnet, daß das Paar komplementärer FET auf einem einzigen Halbleiterchip integriert ist.
8. Anordnung nach einem der Ansprüche I bis 7, dadurch gekennzeichnet, daß in Reihenschaltung zu einer der Source- oder einer der Drain-Zonen eine Diode (41) geschaitet ist (F i g. 8,10,11).
9. Anordnung nach einem der Ansprüche I bis 8, dadurch gekennzeichnet, daß der Speicher-FET eine Substratelektrode (27, 37) aufweist und daß die Substratelektrode an den Verbindungspunkt (40) der Sourceelektroden beider FET angeschlossen ist (Fig.8.10, U).
10. Anordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der erste FET (20) in einem Teil des Halbleitersubstrats (21) und der zweite FET (30) in einer Wanne (31) gebildet sind, deren Leitfähigkeitstyp von demjenigen des Halbleitersubstrats (21) verschieden ist, und daß die Diode (41) in einem Teil der Source-Zone (25) oder der Drain-Zone (26) des ersten FET gebildet ist (F i g. 10,11).
11. Verwendung der Anordnung nach einem der Ansprüche 1 bis IO als Speicherelement einer
matrixförmigen Speicherschaltung mit einer Vielzahl von Speicherelementen, die an den Matrixkreuzungspunkten je zwischen eine Reihen- und eine Spaltenleitung geschaltet sind, mit Schreibspannungs-, Lesespannungs- und Löschspannungsquellen, die an ausgewählte Reihen- und Spaltenleitungen derart anschaltbar sind, daß eine erforderliche Schreib-, Lese- bzw. Löschspannung nur im Kreuzungspunkt der ausgewählten Reihen- und Spaltenleitung auftritt, wobei die Schreibspannungsquelle eine Spannung erster Polarität aufweist, deren Betrag über einem Schwellenwert der Speicherelemente liegt,
wobei die Löschspannungsquelle eine Spannung entgegengesetzter Polarität aufweist, deren Betrag über dem Schwellenwert liegt, und wobei die Lesespannungsquelle eine Spannung der ersten Polarität aufweist, deren Betrag in demjenigen Spannungsbereich liegt, in welchem die Speicherelemente in einem Speicherzustand eine LAMDA-förmige Strom-Spannungs-Kennlinie aufweisen.
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