DE2442133A1 - Dynamisches drei-transistoren-speicherelement - Google Patents

Dynamisches drei-transistoren-speicherelement

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Description

SIEMENS AKTIENGESELLSCHAi1T München, den 3.9.1974
Berlin und München Wittelsbacherplatz
VPA 74/7H6
Dynamisches Drei-Transistoren-Speiehereleojent
Die Erfindung betrifft ein dynamisches Drei-Transistoren-Speieherelement nach dem Oberbegriff des Patentanspruches 1,
Dynamische Speicherelemente mit drei Transistoren sind bekazuit. Beispielsweise ist in der Veröffentlichung "New 4}O96~bit MOS chip is heart of fast, compact computer memory", Electronics December 18, 1972, Seiten 97 ff ein solches Speicherelement beschrieben.
Ein Nachteil eines solchen dynamischen Speichereleoentes drei Transistoren besteht darin, daß die gespeicherte Information in bestimmten Zeitabständen, beispielsweise in Zeitabständen von 10 bis 100 ms, regeneriert werden muß. Außerdem geht beim Abschalten der Versorgungsspannung die Information verloren.
Eine Aufgabe der vorliegenden Erfindung besteht darin, ein dynamisches Drei-Transistoren-Speicherelement anzugeben, bei dem diese Nachteile vermieden sind.
Diese Aufgabe wird durch ein wie eingangs bereits erwähntes dynamisches Drei-Transistoren-Speicherelement gelöst, das er-" findungsgenäß durch die in dem Kennzeichen des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.
Ein v/esentlicher Vorteil der Erfindung liegt darin, daß durch einen einzigen Impuls die in dem dynamischen Drei-Transistoren-Speicherelement gespeicherte Information in den MNOS-Transistor eingespeichert wird.
VPA 9/710/4093 b vP/Htr 609812/0474
-** 2A42133
Vorteilhafterweise kann die so abgespeicherte Information über einen längeren Zeitraum, beispielsweise über einen Zeitraum bis zu 10 Jahren, gespeichert werden.
Ein weiterer Vorteil der Erfindung besteht darin, daß die Funktionsweise des dynamischen Drei-Transistoren-Speichereletoentes durch den erfindungsgemäßen MNOS-Speichertransistor in keiner Weise gestört und daß nur bei längeren Speicherdauern die Information in den MNOS-Speichertransistor umgespeichert wird.
Weitere Erläuterungen air Erfindung gehen aus der Beschreibung und der Figur hervor.
Die Figur zeigt das Schaltbild eines erfindungsgemäßen dynamischen Drei-Transistoren-Speicherelementes.
In der Figur bilden die Transistoren 1, 2 und 3 und die Kapazität 11 das dynamische Drei-Transistoren-Speicherelenient. Dabei sind die Transistoren 2 und 3 in der aus der Figur ersichtlichen Weise in Reihe geschaltet und befinden sich zwischen der Bitleitung und dem Anschluß 9. Vorzugsweise liegt der Anschluß 9 an Massepotential. Der Transistor 1 ist einerseits mit der Bitleitung 6 und andererseits mit dem Gateanschluß des Transistors 3 verbunden. Die Gateanschlüsse der Transistoren 1 und 2 sind miteinander verbunden. Die Gateanschlüsse der Transistoren 1 und sind mit der Leitung 5, die als Wortleitung dient, verbunden. Erfindungsgemäß ist der MNOS-Speichertransistor 4 in der aus der Figur ersichtlichen Weise an das dynamische Drei-Transistoren-Speicherelement angeschaltet. Dabei ist dieser MNOS-Speichertransistor 4 mit seinem Sourceanschluß in der aus der Figur ersichtlichen Weise mit dem Punkt 10 mit dem Drainanschluß des Transistors 3 und mit dem Sourceanschluß des Transistors 2 verbunden. Der Drainanschluß des MITOS-Speichertransistors 4 ist mit der Leseleitung 7 und der Gateanschluß dieses MNOS-Sehalttransistors 4 mit der Gateleitung 8 verbunden. Vorzugsweise liegt die Versorgungsspannung U-^ an der Leitung 6 an. (- 10 V).
Im folgenden soll nun die Punktionsweise des erfindungsgemäßen VPA 9/710/4093 b 609 812/0474
dynamisches Drei-Transistoren-Speicherelementes beschrieben werden. Ist in die Kapazität 11 des Speicherelementes eine "1" eingespeichert, so befindet sich der Transistor 3 im leitenden Zustand. Dies bedeutet, daß der Sourceanschluß des Transistors auf dem Potential des Anschlusses 3, vorzugsweise an Massepotential liegt. Bei einer gespeicherten "0" sperrt der Transistor 3 dagegen, was bedeutet, daß der Sourceanschluß des MNOS-Speichertransistors 4 potentialfrei ist. Wird, nun an die Gateleitung 8 und an die Leseleitung 7, bei der Verwendung eines p-Kanal-MNOS-Speichertransistors 4» ein negativer Spannungsimpuls angelegt, so verschiebt sich im Falle einer gespeicherten "1" die Einsatζspannung des MOS-Transistors zu negativen Spannungswerten hin, während bei einer gespeicherten 11O" die Einsatz spannung dieses Transistors auf ihrem ursprünglichen Wert bleibt. Dies rührt daher, daß im Falle der gespeicherten "1" die volle negative Spannung am Gate des MNOS-Speichertransistors 4 wirksam wird, während dies im Falle einer gespeicherten "0" nicht der Fall ist. Vorzugsweise wird an die Gateleitung 8 und an die Leseleitung 7 ein negativer Spannungsimpuls von etwa -30 V/10 /US angelegt.
Beim Auslesen, d.h, wenn die in dem MNOS-Speichertransistor 4 gespeicherte Information in das dynamische Drei-Transistoren-Speichereleraent zurückgelesen werden soll, wird die Leseleitung 7 an Masse gelegt, während die Gateleitung 8 an die Lesespannung -U-r gelegt wird. Je nach Art der gespeicherten Information liegt nun die Bitleitung 6 über den Transistor 2 und über den MNOS-Speichertransistor 4 auf Massepotential oder an Versorgungsspannung, wenn der Speichertransistor 4 sperrt. Jenachdem, ob der Speichertransistor 4 leitet oder sperrt, fließt über den Transistor 2 und über den Speichertransistor 4 auf die Leitung 7 ein Lesestrom oder nicht.
Beία Umschreiben der Information aus dem dynamischen Drei-Transistoren-Speichereleraent in den MNOS-Speichertransistor wird die Information invertiert.
Ein weiterer Vorteil wird dadurch erreicht, daß der Transistor VPA 9/710/4093 b 609812/0 4 74
1 als MHOS-Transistor ausgeführt wird. Dabei soll jedoch nur die Einsatzspannung des MOS-Transistors 1 negativer gemacht werden als die Einsatzspannung des Transistors 2, um beim Auslesen ein gleichzeitiges Einschreiben über den Transistor 1 zu verhindern. Somit benötigt man nicht zwei verschiedene Oxyddicken wie sie in dem in der Veröffentlichung "New 4»O96-bit MOS chip is heart of fast, compact computer memory" Electronics, December 18, 1972, Seiten 97 bis 103 beschriebenen Speicherelement erforderlich sind.
Bei der Verwendung eines MNOS-n-Kanal-Transistors als Speichertransistor 4 werden zum Einschreiben und zum Auslesen an die Gateleitung 8 und an die Leseleitung 7 die entsprechenden Potentiale der entgegengesetzten Polarität angelegt.
Bei einer Weiterbildung der Erfindung kann das dynamische Drei-Transistoren-Speicherelement auch so aufgebaut sein, daß die Gateleitung der Transistoren 1 und 2 getrennt herausgeführt sind. Dies hat den Vorteil, daß diese Tranistoren beim Einschreiben und Auslesen getrennt angesteuert werden können.
4 Patentansprüche
1 Figur
YPA 9/710/4093 b
609812/0474

Claims (5)

  1. P atentansprüche
    Dynamisches Drei-Transistoren-Speicherelement, bei dem ein erster und ein zweiter Transistor zueinander in Reihe geschaltet sind, wobei der Sourceanschluß des ersten Transistors mit dem Drainanschluß des zweiten Transistors verbunden ist und wobei der Sourceanschluß des zweiten Transistors mit einem Anschluß und der Drainansbhluß des ersten Transistors mit einer Bitleitung verbunden ist, und wobei ein dritter Transistor vorgesehen ist, dessen Sourceanschluß mit dem Gateanschluß des zweiten Transistors verbunden ist und dessen Drainanschluß mit der Bitleitung verbunden ist, wobei die Gateanschlüsse des dritten und des ersten Transistors miteinander verbunden sind oder getrennt herausgeführt sind und eine Wortleitung oder zwei getrennte Wortleitungen darstellen, dadurch gekennzeichnet , da.ß ein RJ^S-Speichertransistor (4) vorgesehen ist, der in einem Punkt (10) mit dem Drainanschluß des zweiten Transistors (3) und mit dem Sourceanschluß des ersten Transistors (2) verbunden ist und der mit seinem Gateanschluß mit einer Gateleitung (8) und mit seinem Drainanschluß mit einer Leseleitung (7) verbunden ist. ,
  2. 2. Dynamisches Drei-Transistoren-Speicherelement nach Anspruch 1, dadurch gekennzeichnet , daß als erster, als zweiter und als dritter Transistor MOS-Transistoren verwendet sind
  3. 3· Dynamisches Drei-Transistoren-Speicherelement nach Anspruch T, dadurch gekennzeichnet , daß als erster und als zweiter Transistor MOS-Transistoren verwendet sind und daß als dritter Transistor ein MOS-Transistor verwendet ist.
  4. 4. Verfahren zum Betrieb eines dynamischen Drel-Transistoren-Speicherebmentes nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß zum Einschreiben an die Gateleitung (8) und an die Leseleitung (7) ein Spannungsimpuls angelegt wird, wobei der Spannungsimpuls bei einem p-Kanal-MNOS-Trarästor (4) negativ und bei einem n~Kanal-VPA 9/710/4093 b 609812/0474
    MOS-Transistor (4) positiv ist und daß zum Auslesen die
    Loseleitung (7) an Masse und die G-ateleitung (8) an die Lesespannung U-r gelegt wird, wobei die Lesespannung IL· "bei der \rerwendung eines p-Kanal-MOS- Tran sis tors (4) negativ und bei der Verwendung eines n-Eanal-MtiOS-Transistors (4) positiv ist.
  5. 5. Verfahren nach Anspruch 45 dadurch gekennzeichnet daß zv/ei verschiedene Informationen, die eine in dem Drei-Transistoren-Speicherelement und die andere in dem MI.. I0S-Transistor, gespeichert werden.
    VPA 9/710/4093 b
    609812/0474
DE19742442133 1974-09-03 1974-09-03 Dynamisches Drei-Transistoren-Speicherelement Expired DE2442133C3 (de)

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