JPH01269299A

JPH01269299A - 半導体メモリ装置

Info

Publication number: JPH01269299A
Application number: JP63095532A
Authority: JP
Inventors: Toshio Sasaki; 敏夫佐々木; Katsuhiro Shimohigashi; 下東　勝博
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-20
Filing date: 1988-04-20
Publication date: 1989-10-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに係り、特にコンピュータ等に使
用するメモリモジュールに好適な半導体メモリ装置に関
する。

〔従来の技術〕

従来の半導体メモリ装置は、株式会社日立製作所製品カ
タログ（昭和６１年３月発行）、ＨＩＴＡＣＨＩＩＣ肝
ＭＲＹ　ＤＡＴＡ　ＢＯＯＸ　（製品名；ＨＭ６６２０
２及びＨＢ　５６１００３　Ａ　／　Ｂ　）に記載され
ている。メモリモジュールは、メモリ４個をＤ　Ｉ　Ｌ
　（Ｄｕａｌ−Ｉｎ　−Ｌｉｎｅ）パッケージに、もし
くはメモリ９個をＳＩＬ（Ｓｊｎｇｌｅ−Ｉｎ−Ｌｉｎ
ｅ）パッケージにそれぞれ搭載したものである。

これらは、いずれのメモリ装置も良品のメモリチップで
構成され、一部分に欠陥ビットを含むメモリチップの使
用、予備メモリ及び制御回路等なかった。

又、メモリチップの外側で冗長を行ったメモリ装置例と
しては日本国特許、特公昭４７−６５３４に示されるよ
うに各メモリの欠陥アドレスを、システム側の制御回路
に記憶しておき、欠陥アドレスを避けて使うＰ　（３Ｍ
　（Ｐａｒｔ−ｉ−ａｌｌｙ　Ｇｏｏｄ　Ｍｅｍｏｒｙ
）　／Ｍ　Ｇ　Ｍ　（Ｍｏｓｔｌｙ　Ｇｏｏｄ　Ｍｅｍ
ｏｒｙ）方式があるが、これは、制御部の複雑さと価格
が高価になる難点があった。

〔発明が解決しようとする課題〕

上記従来技術において、単体の半導体メモリは、プロセ
ス技術の飛躍的な進歩に伴い高集積、大容量化が容易に
なってきた。反面、その歩留りは年年低下する傾向にあ
る。そこで、近年、大容量メモリにはそのチップ内に冗
長回路（これはオンチップ冗長回路と呼ばれる）を設け
、歩留りの低下を防止してきた。しかし、そのオンチッ
プ冗長回路の効果も段々低下する傾向にある。

一方、メモリの待機時消費電流は、ＤＲＡＭ（Ｄｙｎａ
ｍｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓＳＭｅｍｏｒｙ）が
Ｓ　ＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ）より２９３桁多く流れ、さらに擬似
ＳＲＡＭ　（ＤＲＡＭにセルフリフレッシュ回路を設け
、回路全体の低電力化を図った素子）はＳ　ＲＡ　Ｍに
比べ約１桁多い、という問題があった。

本発明の目的は、上記昨体メモリの歩留り低下をシステ
ム的に補い、かつＤＲＡＭ、　擬似ＳＲＡＭの待機時の
リフレッシュ電流を低減し、低電力、低価格な半導体メ
モリ装置を提供することにある。

〔課題を解決するための手段〕

上記目的は、（１）現在、廃棄の対象である欠陥（固定
、Ｓ　ＲＡ　Ｍのリテンション不良を含む）ビットを含
むメモリチップを使用する、（２）ＤＲＡＭ及び擬似Ｓ
ＲＡＭの待機時のリフレッシュ電流を低減するため、リ
フレッシュ不良ビットの救済を行う、等により達成され
る。

〔作用〕

制御回路はそのアドレス変換部が主メモリの欠陥ビット
アドレス（ＳＲＡＭのリテンション不良ビット、ＤＲＡ
Ｍ及び擬似ＳＲＡＭのリフレッシュ不良ビットを含む）
を記憶し、外部アドレスがその欠陥ビットアドレスに一
致した時、予備メモリを活性化する。さらに、主メモリ
と予備メモリの入力アドレスもしくはデータ等の切り替
え制御を行ない、メモリ装置として正常なビットを読書
きできるようにする。これにより、固定の欠陥ビット、
ＳＲＡＭのリテンション不良ビット、等を救済する。又
、Ｄ　丁＜　Ａ　Ｍ及び擬似ＳＲＡＭのリフレッシュ不
良ビットをも救済することで、リフレッシュ周期を長く
し、待機時のリフレッシュ電流を低減できる。

〔実施例〕

以下、図面を参照にして本発明の実施例を詳細に説明す
る。

第１図は、本発明の第１の実施例を示す半導体メモリ装
置のブロック図である。図中１は情報を記憶する半導体
メモリ装置、２は主メモリ、２゜は主メモリ２の朶合体
である主メモリＪＩＬ３は冗長制御回路、４は救済用の
予備メモリをそれぞれ示す。又、５０は外部装置との、
アドレス入力信号、入出力（Ｔ１０）信号、各種制御信
号、？ｌ源Ｖｃｃ及び接地Ｖｓｓの各接続端子を示す。

次に本発明の各ブロックを機能及び動作の面から説明す
る。半導体メモリ装置１は、アドレス変換部の欠陥ビッ
トのアドレス情報を予め、メーカ側が製造時に、もしく
はユーザが任意にソフトウェア的に記憶できるものであ
る。その情報は、電池によりバックアップされたＳＲＡ
Ｍもしくは不運発性メモリ、例えばＵＰＲＯＭ　　（Ｅ
ｌｅｃｔｒｉｃａｌｌｙＰｒｏｇｒａ＋ｎｌｌ１ａｂｌ
ｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　、ＥＥＦＲ
ＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌ、ｅ
　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲｅａｄＯｎｌ
ｙ　Ｍｅｍｏｒｙ）、フユーズＲＯＭ、等に記憶するた
め消失することがない。

ここで欠陥ビットの救済回路は、予備メモリ４、冗長制
御回路３のアドレス変換部と全体の制御部により構成さ
れている。この回路は、外部アドレス信号が主メモリ２
と冗長制御回路３のアドレス変換部に同時に入力され、
アドレス変換部の入力アドレスが欠陥アドレスに一致す
ると、アドレス変換部に記憶した予備メモリの新しいア
ドレスと同変換部の一部分に書かれた一致情報（フラグ
）をもとに、主メモリから予備メモリの入出力（工／○
）信号が切替わる。これにより、半導体メモリ装置は正
常なビットを読書きできる。

なお、主メモリ２としては欠陥ビットを有するメモリ、
もしくは良品メモリのいずれのメモリも使用可能である
。又、予備メモリ４も同様にいずれのメモリも使用可能
であり、この場合、アドレス変換部に書込む新しいアド
レスは、予備メモリ４の欠陥ビットアドレスを回避して
記憶させる。

従って、本発明はウェーハ状態にあるメモリチップを良
品、不良品の区別なく分離し組み立てても、又、複数の
メモリを一つの集合体として組立てても実現できる。一
方、本発明の半導体メモリ装置は、欠陥アドレスをＥＥ
ＰＲＯＭ　、ＥＰＲＯＮ、又はフユーズＲＯＭ、電池で
バックアップしたＳＲＡＭで構成したアドレス変換部に
ソフトウェア的に書込む。この書込み作業は、メモリ装
置の製造時に記憶させることを基本とするが、装置完成
後の稼動中であっても容易である。このため、従来の装
置では困難であった市場で生じた永久的なハードエラー
救済に関しても効果的にこの欠陥救済機能を活用できる
。

以上、半導体メモリ装置の主なブロックについて説明し
た。本発明は、従来のメモリ装置に制御回路３と予備メ
モリ４を新たに設けることが目的であり、その実施形態
を限定するものではない。

それは例えば、冗長を制御する冗長制御回路３がアドレ
ス変換部と制御部を別チップとした場合も変わることわ
ない、又、数個のメモリで構成するメモリモジュールで
は３と４を一体化するほうが良い。

さらに、メモリ装置はその大容量化のため、主メモリ２
を現在の最高の技術で（低歩留りではあるが）製造する
。一方、欠陥の救済光になる冗長制御回路３もしくは予
備メモリ２は、過去の成熟したプロセス技術で製造する
ことで高歩留りを得、この両者を混合することで、メモ
リ装置として欠陥ビットの救済を確実に行うことも可能
になる。

なお、本実施例では予備メモリ４の量を１個で示したが
、この予備メモリ４は、主メモリの欠陥ビットの量によ
りその数を追加すれば良い、又、予備メモリ４と主メモ
リ２の救済時の物理的なアドレス構成（Ｘ方向；データ
線アドレス、Ｙ方向；ワード線アドレス）は、そのデー
タ線アドレス、ワード線アドレスに従ったチップ配置に
することで、効率の良い欠陥アドレス置換と回路の簡素
化。

等の効果を上げることができる。

又、アドレス変換部における欠陥アドレスの記憶と外部
アドレスとの一致判定は汎用のメモリもしくは連想メモ
リのいずれを使用しても良い。特に前者の汎用メモリを
使用した場合は、連想メモリを使用した場合より装置価
格を安価にできる。

これは、冗長に適する連想メモリが市販されてないこと
、又連想メモリの構成に必要なメモリセルのトランジス
タ数が例えばＳＲＡＭの４個に比べ８〜１０個と多いこ
とで高価になること１等による。

第２図は第１図の制御回路３の具体的な実施例である。

６はメモリチップのＹ方向欠陥を置換するデータ線アド
レス変換回路、７はＸ方向欠陥を置換するワード線アド
レス変換回路を示す。９は入出力信号切替え回路、１０
は主メモリ２のデコーダ回路、１１はメモリ装置の制御
回路を示す。

さらに、１２はメモリ装置の電源投入時、又は外部から
の起動信号等により開始する冗長自動テスト回路を示す
、なお５本実施例では上記の各ブロックを一体化した場
合を示したが、１０のデコーダ回路また１２の冗長自動
テスト回路等は別チップにしてももちろん良い、又、冗
長自動テスト回路１２は、製造時にアドレス変換部へ欠
陥アドレスを書込むことでなくても良い。一方、メモリ
装置に付加して書き必要により使用すれば良い。

第３図は第１図において冗長制御回路３のアドレス変換
部を汎用のメモリで構成した一実施例である０図中２０
は１個ないし複数個のメモリチップより成り、主メモリ
のデコーダ回路１０を含む主メモリ群、６はＹ方向（デ
ータ線）アドレス変換回路、７はＸ方向（ワード線）ア
ドレス変換回路、３０は予備メモリ群をそれぞれ示す。

予備メモリ群３０はそれぞれ１５が欠陥ワード線を置換
える予備メモリ、１４が欠陥データ線を置換える予備メ
モリ、１６がビット性の欠陥アドレスを置換える予備メ
モリである。さらに、１０８はメモリ装置の入出力（Ｉ
　１０）信号、１０９はメモリ装置の制御信号、１１０
はＸ方向（ワード線）アドレス信号ＡＸ、１１１はＹ方
向（データ線）アドレス信号ＡＹ、１１２はメモリチッ
プの選択信号ＡＺをそれぞれ示す。又、１１５，１１７
はアドレス変換回路６，７の入出力（Ｉｌｏ）信号の一
部であり、欠陥検出信号で一致情報（フラグ）を示す。

又、１０７はその信号１１５，１１７を受は欠陥アドレ
スの有無を判定し１．さらに、ワード線とデータ線が同
時に不良した場合の優先判定を行ない、かつ予備メモリ
群３０の各予備メモリ１４．１５，１６を選択する予備
メモリ選択信号４０１．４０２，４０３を発生する優先
判定回路である。一方、１０２は主メモリ群２０の入出
力（Ｉｌｏ）信号１１９と予備メモリ群３０の入出力（
Ｉｌｏ）信号１２０を切替える入出力切替え回路であり
、優先判定回路１０７の出力１１８により、入出力（Ｉ
ｌｏ）信号１１９，１２０のいずれか一方を選択する。

次に、アドレス変換回路６，７と予備メモリ群３０につ
いて説明する。まず、データ線アドレス変換回路６は、
その外部の入力アドレス（ＡＹ＋ＡＺ）にそって予め欠
陥アドレスの有無が記憶されており、その入出力（Ｉｌ
ｏ）信号の一部分である欠陥検出信号１１５が優先判定
回路１０７に送られる。又、予備メモリ１４にはその入
出力（Ｉｌｏ）信号１１４が新しいアドレスとしてデー
タ線アドレス（ａ　ｙ）に入力され、同時に外部のワー
ド線アドレス１１０（ＡＸ）が直接入力される。

一方、ワード線アドレス変換回路７の出力も同様、予備
メモリ１５に新しいワード線アドレス（ａ’ｘ）、外部
のデータ線アドレス１１１（ＡＶ）が入力される。さら
に、ビット性欠陥の新しいアドレスは、データ線アドレ
ス変換回路６及びワード腺アドレス変換回路７により設
定され、予備メモリ１６に新しいＸ方向アドレス（ａ　
Ｘ）とＹ方向アドレス（ａ　ｙ）が入力される。

次に、本発明の動作について説明する。欠陥検出線１１
５のレベルは、例えばデータ線アドレス変換回路６にお
いて、その入力アドレス１１１゜１１２　（ＡＹ＋ＡＺ
）が、主メモリの欠陥アドレスに達した場合、通常動作
時のＩＩ　ＯＩＩから１１１７１に変化するように働（
，１１７も同様である。

ここで、メモリ装置は通常、入出力（Ｉｌｏ）信号切替
え回路１０２が主メモリの入出力信号１１９を選択して
いる。しかし、主メモリ２に欠陥ビットがある場合は、
上記の欠陥検出信号１１５のレベルが“０″に変化し、
優先判定回路１０７の入出力切替え信号１１８が活性化
する。この結果、メモリ装置の入出力信号切替え回路１
０２は正常なビット情報をもつ予備メモリの入出力（工
１０）信号１２０を選択する。

なお、以上の救済はデータ線アドレス、ワ゛−ド線アド
レス、ビット性欠陥アドレス単位で行なわれるが、メモ
リ装置としては、その各々の組合わせでも良い。又、ア
ドレス変換回路６，７への新しいアドレス・データ書込
み作業は、ＩＥＲＲＯＭ　。

ＥＥＰＲＯＭ、フユーズＲＯＭ等を使用した場合、オフ
・ラインで書くこともできる。また、電池でバックアッ
プされたＳＲＡＭに書込む場合は、アドレス変換回路６
，７の入出力信号１１４〜１１７に外部端子を設けるこ
とで容易となる。もちろん。

前者の不揮発性メモリでも、この外部端子を設け、書込
みできることは言うまでもない。

第４図は第３図の各種信号の論理状態を示す実施例であ
る。同図はメモリ装置の使用モードにおいて１通常モー
ドすなわち欠陥の救済をしない場合と、救済をする場合
の論理状態を示した図である。１１５はデータ線アドレ
ス変換回路６の欠陥検出信号、１１７はワード線アドレ
ス変換回路７の欠陥検出信号、１１８は入出力切替え信
号、４０１は予備メモリ１４の選択信号、４０３は予備
メモリ１６の選択信号、４０２は予備メモリ１５の選択
信号を示す。

通常モードでは、欠陥検出信号１１５，１１７、入出力
切替え信号１１８．予備メモリ選択信号４０１．４０２
，４０３は全てＩＩ　１　＃ｌに固定されている。又、
欠陥救済をする場合は例えば、ワー゛ド線欠陥救済のモ
ードではワード線アドレス変換回路７の欠陥検出信号１
１７から１１０　＃ｌが出力され、入出力切替え信号１
１８は、１１０″′に変わる。

同時に優先判定回路１０７により予備メモリ１５の選択
信号４０２が１０″になり、人出力（Ｉｌｏ）信号切替
え回路１０２は、メモリ装置の入出力信号１０８と予備
メモリ１５の入出力信号１２０を接続し正常なビットを
読書きする。

又、データ線欠陥救済のモードは同様に１１５゜１１８
．４０２がＬＬ　Ｏ＄１となる。さらに、ビット性欠陥
救済のモードは１１５，１１７，１１８゜４０３がｉｔ
　Ｏ＋ｙとなり、ビット欠陥救済用予備メモリ１６の正
常なビットを読書きする。

以上の動作は、その論理が逆でも可能であり、その場合
は回路の構成を反対にすれば良い。

以上、主メモリと予備メモリと冗長の制御回路で構成さ
れる半導体メモリ装置について述べた。

本発明で使用する半導体メモリは、主メモリ２、予備メ
モリ４としてスタティック形メモリセル構成のＳＲＡＭ
、ダイナミック形メモリセル構成のＤＲＡＭ及び擬似Ｓ
ＲＡＭ、電気で書込み電気で消去するＥＥＦＲＯＭ、電
気で書込み紫外線で消去するＥＦＲＯＭ等が使用できる
。又、冗長制御回路３のアドレス変換部に使用するメモ
リは上記のメモリに加えてフユーズＲＯＭ、　ｆＩｔ池
でバックアップしたＳＲＡＭのいずれも使用可能である
。さらに、予備メモリと主メモリは上記のいずれのメモ
リの組合せでも良い０例えば、主メモリを擬似Ｓ　ＲＡ
Ｍで構成し、予備メモリをＳＲＡＭで構成した場合は、
救済回路付加時に生じる複雑なリフレッシュ回路を簡素
化できる利点がある。

又、ＳＲＡＭのリテンション不良ビット及びＤＲＡＭ、
Ｗ似ＳＲＡＭのリフレッシュ不良ビットは、主に拡散層
部分の蓄積電荷リークに起因するものであり、その欠陥
アドレスの位置は高温加速試験により容易に検出できる
。この救済によりメモリの検査時間、内容等は増加する
が、それはその装置としての歩留り向上に与える効果に
比べて微々たるものである。

本発明は、従来のメモリモジュール等のメモリ装置に冗
長制御回路、予備メモリを設け、その専用のチップで単
体のメモリチップの速度をできる限り遅延しないように
考慮している。又、上記では、　ＭＯＳ　（Ｍｅｔａｌ
　０ｘｓｉｄｓ　Ｓｅｍ１ｃｏｎｄｕｃｔｅｒ）　トラ
ンジスタによるメモリの構成を述べてきたが、バイポー
ラ・トランジスタによるメモリでも本発明を実現できる
。この−例として、主メモリ２をＭＯＳメモリとした場
合、（１）冗長制御回路３もしくは予備メモリ４をバイ
ポーラ・メモリとすること、（２）バイポーラとＣＭ　
ＯＳ　（Ｃｏｍｐｌｅｎ＋ｅｎｔａｌｙＭＯ８）で構成
したパイＣＭＯＳメモリで構成すること、等も考えられ
る。この場合は、高速のバイポーラ及びパイＣＭＯＳメ
モリを使用して、救済回路の付加によるメモリ装置の遅
延時間を、従来メモリ装置と同速度にできる利点がある
。

なお１本発明で使用するメモリは半導体メモリ全て使用
でき、その発明の形態はメモリモジュールを始めＷＳＩ
（すａｆｅｒ　５ｃａｌｅ　Ｉｎｔｅｇｌａ−ｔｉｏｎ
）等に適用できる。

〔発明の効果〕

本発明によれば、以下の効果が期待できる。

（１）主メモリと予備メモリに欠陥ビットを有するメモ
リを使用できるので、単体メモリの歩留り低下を補い、
半導体メモリ装置を低価格に設定できる。（２）ＤＲＡ
Ｍ、擬似ＳＲＡＭの待機時−ＩＩ′４費電流を決めてい
るリフレッシュ不良ビットを救済できるので、そのメモ
リ装置を低電力化できる。

（３）市場で発生する不良を救済できるため装置の高信
頼度化を達成できる。以上により、半導体メモリ装置の
低電力、低価格化と高信頼度化に効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体メモリ装置
のブロック図、第２図は第１図の制御回路の実施例を示
す図、第３図は第１図の冗長制御回路のアドレス変換部
を汎用のメモリで構成した一実施例を示す図、第４図は
第３図の各種信号の論理状態を示す図である。舅　４　　図し−一−−ゝ−−−）ど−一一ケζ乃６主史ｄニイ畠号　　　　　　　　　　　　　　
二Ｆ＠メモ、リエシ（ンｉくイ言予１ンミミさ穐歇 −Ｎ　ｍ　＋ｆ）

Claims

【特許請求の範囲】１、１個ないし複数個のメモリチップから成る主メモリ
と、１個ないし複数個のメモリチップから成る予備メモ
リと、該主メモリの欠陥ビットのアドレスを新しいアド
レスに変換するアドレス変換部含む冗長制御回路と、を
少なくとも備えた半導体メモリ装置。２、該主メモリの欠陥ビットは、ＤＲＡＭ、擬似ＳＲＡ
Ｍのリフレッシュ不良ビットもしくはＳＲＡＭのリテン
ション不良ビットを含むことを特徴とする特許請求の範
囲第１項記載の半導体メモリ装置。３、特許請求の範囲第１項及び第２項記載の半導体メモ
リ装置において、該予備メモリも欠陥ビットを有するこ
とを特徴とする半導体メモリ装置。４、該主メモリと該予備メモリに、冗長回路を少なくと
も設けないことを特徴とする特許請求の範囲第１項記載
の半導体メモリ装置。５、該制御回路のアドレス変換部が電気で書込み電気で
消去するＥＥＰＲＯＭ、電気で書込み紫外線で消去する
ＥＰＲＯＭ、フェーズＲＯＭ、又は電池でバックアップ
したＳＲＡＭ、で少なくとも構成されることを特徴とす
る特許請求の範囲第１項記載の半導体メモリ装置。６、該制御回路のアドレス変換部が、メモリのデータ線
（Ｙ方向）アドレス、ワード線（Ｘ方向）アドレスの各
物理アドレスに対応して、少なくとも構成され、予備メ
モリも該アドレス変換部のアドレス構成に順じた構成で
あることを特徴とする特許請求の範囲第１項記載の半導
体メモリ装置。７、該制御回路が主メモリのデコーダ回路を含むことを
特徴とする特許請求の範囲第１項記載の半導体メモリ装
置。８、特許請求の範囲第１項記載の半導体メモリ装置にお
いて、該主メモリの欠陥ビットを救済する自動冗長テス
ト回路を含むことを特徴とする半導体メモリ装置。