JPS60254499A - 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 - Google Patents
記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置Info
- Publication number
- JPS60254499A JPS60254499A JP59109463A JP10946384A JPS60254499A JP S60254499 A JPS60254499 A JP S60254499A JP 59109463 A JP59109463 A JP 59109463A JP 10946384 A JP10946384 A JP 10946384A JP S60254499 A JPS60254499 A JP S60254499A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- defective
- address
- control line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発ＥＡは、半導体集積回路装置に関し、特に不良回路
部分を冗長回路部分と置き換えて使用するために不良回
路部分のアドレス情報等を記憶するメモリ回路を有し、
該メモリ回路の書込状態を的確に検出できるようにした
半導体集積回路装置に関する。
部分を冗長回路部分と置き換えて使用するために不良回
路部分のアドレス情報等を記憶するメモリ回路を有し、
該メモリ回路の書込状態を的確に検出できるようにした
半導体集積回路装置に関する。
（技術の背景）
一般に、半導体集積回路装置（以下ＩＣ装置と称する）
、例えば半導体記憶装置においては、通常使用される数
のメモリセルの他に余分のメモリセルが冗長ビットとし
て設けられており、ウェハ一段階等における動作テスト
によって不良メモリセルが検出された場合には、この不
良メモリセルを冗長ビットのメモリセルと置き換えるこ
とにより、あるいは不良メモリセルを含むビット線を冗
長メモリセルを含む冗長ビット線と置き換えることによ
り、製造歩留りの改善が図られる。このような冗長ビッ
トを備えた半導体記憶装置においては、不良メモリセル
のアドレスを記憶するためのメモリ回路としてリードオ
ンリメモリ（ＲＯＭ）を備えており、入力アドレス信号
がこのＲＯＭに記憶された不良メモリセルのアドレスと
一致する場合には該不良メモリセルに代えて冗長メモリ
セルがアクセスされるように回路の切り換えが行なわれ
る。したがって、このようなＲＯＭにおいては的確に書
き込みおよび読み出し動作が行なわれる必要があると共
に、書込状態全的確に検出できることが必要とされる。
、例えば半導体記憶装置においては、通常使用される数
のメモリセルの他に余分のメモリセルが冗長ビットとし
て設けられており、ウェハ一段階等における動作テスト
によって不良メモリセルが検出された場合には、この不
良メモリセルを冗長ビットのメモリセルと置き換えるこ
とにより、あるいは不良メモリセルを含むビット線を冗
長メモリセルを含む冗長ビット線と置き換えることによ
り、製造歩留りの改善が図られる。このような冗長ビッ
トを備えた半導体記憶装置においては、不良メモリセル
のアドレスを記憶するためのメモリ回路としてリードオ
ンリメモリ（ＲＯＭ）を備えており、入力アドレス信号
がこのＲＯＭに記憶された不良メモリセルのアドレスと
一致する場合には該不良メモリセルに代えて冗長メモリ
セルがアクセスされるように回路の切り換えが行なわれ
る。したがって、このようなＲＯＭにおいては的確に書
き込みおよび読み出し動作が行なわれる必要があると共
に、書込状態全的確に検出できることが必要とされる。
（従来技術と問題点）
従来、冗長回路部分および不良回路部分のアドレス情報
等を記憶するメモリ回路を有するＩＣ装置においては、
入力アドレスと該メモリ回路に記憶されたアドレス情報
との比較結果を外部端子に出力する機能は設けられてい
なかった。そのたム従来は、該メモリ回路の記憶データ
す々わち不良回路部分のアドレス情報等を検出すること
が不可能であるか、あるいは特別のプローグ等により半
導体チッグの内部回路から該メモリ回路の記憶データ等
を抽出しなければならないといり不都合があった。
等を記憶するメモリ回路を有するＩＣ装置においては、
入力アドレスと該メモリ回路に記憶されたアドレス情報
との比較結果を外部端子に出力する機能は設けられてい
なかった。そのたム従来は、該メモリ回路の記憶データ
す々わち不良回路部分のアドレス情報等を検出すること
が不可能であるか、あるいは特別のプローグ等により半
導体チッグの内部回路から該メモリ回路の記憶データ等
を抽出しなければならないといり不都合があった。
（発明の目的）
本発明の目的は、前述の従来形における問題点に鑑み、
不良回路部分のアドレス情報等を記憶するメモリ回路を
肩するＩＣ装置において、入力アドレスと該メモリ回路
に記憶されたアドレス情報との比較結果を外部端子に出
力するという構想に基づき、不良回路部分のアドレス情
報等を記憶するメモリ回路の書き込み状態を的確に検出
し、かつＩＣ装置の検査等を容易にまた確実に行なうこ
とができるようにすることにある。
不良回路部分のアドレス情報等を記憶するメモリ回路を
肩するＩＣ装置において、入力アドレスと該メモリ回路
に記憶されたアドレス情報との比較結果を外部端子に出
力するという構想に基づき、不良回路部分のアドレス情
報等を記憶するメモリ回路の書き込み状態を的確に検出
し、かつＩＣ装置の検査等を容易にまた確実に行なうこ
とができるようにすることにある。
（発明の構成）
そしてこの目的は、本発明によれば、不良回路部分に代
えて冗長回路部分を使用するため不良回路部分のアドレ
ス情報を記憶するメモリ回路、該メモリ回路の読み出し
によって得られたデータと −外部入力アドレスとの一
致を検出する比較回路、および該比較回路によって得ら
れたデータを外部地子金介して外部に出力する回路手段
を具備することを特徴とする半導体集積回路装置を提供
することによって達成される。
えて冗長回路部分を使用するため不良回路部分のアドレ
ス情報を記憶するメモリ回路、該メモリ回路の読み出し
によって得られたデータと −外部入力アドレスとの一
致を検出する比較回路、および該比較回路によって得ら
れたデータを外部地子金介して外部に出力する回路手段
を具備することを特徴とする半導体集積回路装置を提供
することによって達成される。
（発明の実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるＩＣ装置としての
半導体記憶装置に用いられている一致検出回路を示す。
半導体記憶装置に用いられている一致検出回路を示す。
同図の一致検出回路は半導体記憶装置°置に入力される
アドレス′信号が不良ビットを指示しているか否かを判
定するものであシ、入力アドレス信号のビット数に対応
する数の一致回路ＣＰＩＰ＠ｒ ＣＮＩＰＩ ＊ ”’
＊ ＣＭＰｎｓデゾレッション形の負荷トランジスタ
ＱｌｚおよびトランジスタｑａおよびＱｂを有する出力
回路を具備する。トランジスタＱｌは電源ｖｅ０と制御
線Ｎ、との間に接続されグルアッゾ回路または負荷回路
として動作する。
アドレス′信号が不良ビットを指示しているか否かを判
定するものであシ、入力アドレス信号のビット数に対応
する数の一致回路ＣＰＩＰ＠ｒ ＣＮＩＰＩ ＊ ”’
＊ ＣＭＰｎｓデゾレッション形の負荷トランジスタ
ＱｌｚおよびトランジスタｑａおよびＱｂを有する出力
回路を具備する。トランジスタＱｌは電源ｖｅ０と制御
線Ｎ、との間に接続されグルアッゾ回路または負荷回路
として動作する。
トランジスタＱ８およびＱｂは電源ＶＢｆｉと外部端子
ＥＸＴ 間に直列接続され、トランジスタＱａのダート
は制御線Ｎ１に、トランジスタＱｂのｆ−トはトランジ
スタＱａとＱｂの接続点に接続されている。なお、外部
端子ＥＸＴは他の信号または電源等の端子と共用するこ
とも可能である。
ＥＸＴ 間に直列接続され、トランジスタＱａのダート
は制御線Ｎ１に、トランジスタＱｂのｆ−トはトランジ
スタＱａとＱｂの接続点に接続されている。なお、外部
端子ＥＸＴは他の信号または電源等の端子と共用するこ
とも可能である。
第１図のアドレス判定回路においては、各々の一致回路
ＣｐＨＰ◎、ＣＭＰｌ、・・・、ＣＭＰｎにそれぞれ非
反転および反転アドレス信号ＡＯＩ心 、Ａ１ 。
ＣｐＨＰ◎、ＣＭＰｌ、・・・、ＣＭＰｎにそれぞれ非
反転および反転アドレス信号ＡＯＩ心 、Ａ１ 。
Ａｌｌ・・・＊ Ａｙｌ ＋ Ａｎが入力される。そし
て、各々の一致回路において入力アドレス信号と各一致
回路内部＋７）ＲＯＭに記憶されたアドレス信号とが比
較され、両者が一致した場合には制御線Ｎ１に接続され
た出力と電源７８１１間が高インピーダンス、一致しな
い場合には低インピーダンス状態となる。
て、各々の一致回路において入力アドレス信号と各一致
回路内部＋７）ＲＯＭに記憶されたアドレス信号とが比
較され、両者が一致した場合には制御線Ｎ１に接続され
た出力と電源７８１１間が高インピーダンス、一致しな
い場合には低インピーダンス状態となる。
したがって、すべての一致回路０伊◎、 ＣＦ１’ＩＰ
ｌ ｒ・・・。
ｌ ｒ・・・。
ｃＭＰｎにおいて一致状態となった場合には制御線Ｎ１
の電位が高レベルとなり、少なくともｌｏつの一致回路
において不一致状態となると該制御１ｓＮｌが低レベル
になる。すなわち、各一致回路ＣＭＰ・、 ＣＭＰ ｌ
＋・・・、・ｃＭＰｎにそれぞれ内蔵されたＲＯＭによ
り不良メモリセル等のアドレスを記憶しておき、このア
ドレスが入力アドレスと一致した場合に制御線Ｎｌの電
位が高レベルとなるから、制御線Ｎｌが高レベルの場合
にのみ不良メモリセルに代えて冗長メモリセルがアクセ
スされるように回路動作を行なわしめることによフ不良
メモリセルと冗長メモリセルとの自動切り換えを行なう
ことができる。
の電位が高レベルとなり、少なくともｌｏつの一致回路
において不一致状態となると該制御１ｓＮｌが低レベル
になる。すなわち、各一致回路ＣＭＰ・、 ＣＭＰ ｌ
＋・・・、・ｃＭＰｎにそれぞれ内蔵されたＲＯＭによ
り不良メモリセル等のアドレスを記憶しておき、このア
ドレスが入力アドレスと一致した場合に制御線Ｎｌの電
位が高レベルとなるから、制御線Ｎｌが高レベルの場合
にのみ不良メモリセルに代えて冗長メモリセルがアクセ
スされるように回路動作を行なわしめることによフ不良
メモリセルと冗長メモリセルとの自動切り換えを行なう
ことができる。
第１図の回路において、各一致回路ＣＭＰｏ 。
ｃＭＰｌ、・・・、 ＣＭＰｎに内蔵されたＲＯＭに記
憶されたアドレスを知ることができれば、ＩＣ装置の不
良ビットの有無および不良ビットのアドレスを知ること
ができるばかりでなく、ＩＣ装置の各種の試験において
も好都合である。ＲＯＭの記憶情報を検出するためには
、外部アドレスＡ６ ｒ Ａｌ ｒ・・・。
憶されたアドレスを知ることができれば、ＩＣ装置の不
良ビットの有無および不良ビットのアドレスを知ること
ができるばかりでなく、ＩＣ装置の各種の試験において
も好都合である。ＲＯＭの記憶情報を検出するためには
、外部アドレスＡ６ ｒ Ａｌ ｒ・・・。
Ａｎを順次変更入力しながら外部端子ＥＸＴの電位を検
知すればよい。外部アドレスと各ＲＯＭに記憶されたア
ドレスとが一致すると、前述のように制御線Ｎ１の電位
がほぼｖｃｅＯ高レベルとなる。この時、外部端子ＥＸ
Ｔの電位をｖｌ１８から下げていくと、ｖ８ｓ−ｖｔｈ
の電位より電源ｖ０−トランジスタＱ１−トランジスタ
Ｑｂの経路で電流が外部端子ＥＸＴに流れ出る。一方、
ＲＯＭに記憶されているアドレスと入力アドレスとが不
一致の場合には、制御線Ｎ１の電位が前述のように低レ
ベル、すなわちほぼＹｅｌｌとなる。したがってこの場
合は、外部端子ＥＸＴの電位をｖｓ８から下げていくと
、外部端子の電位がＶｓｓ ２Ｖｔｈの電位から電流が
流れ始める。なお、ｖｔｈは各トランジスタＱａおよび
Ｑｂのしきい値電圧である。したがって、外部端子ＥＸ
Ｔに電流が流れ始める時の外部端子ＥＸＴの電位によっ
て外部入力アドレスとＲＯＭ Ｋ記憶された内ｉ’％ｌ
（アドレスとが一致したかどうかを検知し、かつ不良回
路部分のアドレスを知ることが可能になる。
知すればよい。外部アドレスと各ＲＯＭに記憶されたア
ドレスとが一致すると、前述のように制御線Ｎ１の電位
がほぼｖｃｅＯ高レベルとなる。この時、外部端子ＥＸ
Ｔの電位をｖｌ１８から下げていくと、ｖ８ｓ−ｖｔｈ
の電位より電源ｖ０−トランジスタＱ１−トランジスタ
Ｑｂの経路で電流が外部端子ＥＸＴに流れ出る。一方、
ＲＯＭに記憶されているアドレスと入力アドレスとが不
一致の場合には、制御線Ｎ１の電位が前述のように低レ
ベル、すなわちほぼＹｅｌｌとなる。したがってこの場
合は、外部端子ＥＸＴの電位をｖｓ８から下げていくと
、外部端子の電位がＶｓｓ ２Ｖｔｈの電位から電流が
流れ始める。なお、ｖｔｈは各トランジスタＱａおよび
Ｑｂのしきい値電圧である。したがって、外部端子ＥＸ
Ｔに電流が流れ始める時の外部端子ＥＸＴの電位によっ
て外部入力アドレスとＲＯＭ Ｋ記憶された内ｉ’％ｌ
（アドレスとが一致したかどうかを検知し、かつ不良回
路部分のアドレスを知ることが可能になる。
なお、第１図の回路に用いられている各々の一致回路Ｃ
ＭＰ◇、ＣＭＰｌ、・・・、ｃＭＰｎ としては例えば
第２図に示すものが用いられる。第２図の回路において
、電源ｖｃｃと７８８間に直列接続されたヒ、−、ｅＦ
１およびトランジスタＱ２はいわゆるヒユーズ溶断型
のＲＯＭを構成するものであり、このＲＯＭによって不
良メモリセルのアドレス情報のうちの１ビツトを記憶す
る。トランジスタＱｓおよびＱ４はインバータ回路を構
成するものであシ、トランジスタＱｓ 、Ｑｓ 、Ｑ７
、Ｑｓは比較回路を構成する。トランジスタＱ５＋Ｑ
６およびトランジスタＱｙ＋Ｑ＠はそれぞれ制御線Ｎｌ
と電源線ｖｓ８との間に直列接続され、トランジスタＱ
５のペースはインバータ回路の出力ノードＮ、に接続さ
れ、トランジスタＱ７のダートはヒユーズ溶断型ＲＯＭ
の出力ノードＮ３に接続されている。″また、トランジ
スタＱ６およびＱｓのダートにはそれぞれ例えば１ビツ
トの非反転アドレス信号Ａｉおよび反転アドレス信号層
が印加されている（ｔ＝ｏ、ｉ、ｚ、・・・、ｎ）。
ＭＰ◇、ＣＭＰｌ、・・・、ｃＭＰｎ としては例えば
第２図に示すものが用いられる。第２図の回路において
、電源ｖｃｃと７８８間に直列接続されたヒ、−、ｅＦ
１およびトランジスタＱ２はいわゆるヒユーズ溶断型
のＲＯＭを構成するものであり、このＲＯＭによって不
良メモリセルのアドレス情報のうちの１ビツトを記憶す
る。トランジスタＱｓおよびＱ４はインバータ回路を構
成するものであシ、トランジスタＱｓ 、Ｑｓ 、Ｑ７
、Ｑｓは比較回路を構成する。トランジスタＱ５＋Ｑ
６およびトランジスタＱｙ＋Ｑ＠はそれぞれ制御線Ｎｌ
と電源線ｖｓ８との間に直列接続され、トランジスタＱ
５のペースはインバータ回路の出力ノードＮ、に接続さ
れ、トランジスタＱ７のダートはヒユーズ溶断型ＲＯＭ
の出力ノードＮ３に接続されている。″また、トランジ
スタＱ６およびＱｓのダートにはそれぞれ例えば１ビツ
トの非反転アドレス信号Ａｉおよび反転アドレス信号層
が印加されている（ｔ＝ｏ、ｉ、ｚ、・・・、ｎ）。
第２図の回路において、例えばヒーーズＦ１が溶断され
ている場合にＩ／ｉＲＯＭの出力ノードＮ３が低レベル
、インバータ回路の出力ノードＮ、が高レベルとなる。
ている場合にＩ／ｉＲＯＭの出力ノードＮ３が低レベル
、インバータ回路の出力ノードＮ、が高レベルとなる。
したがって、トランジスタＱ７がカットオフしトランジ
スタＱｓがオン状態となる。
スタＱｓがオン状態となる。
そのときもし、アドレス信号Ａｌが“０１すなわち低レ
ベルであればトランジスタＱ６がカットオフし、トラン
ジスタＱ７もカットオフしているから制御線Ｎ、の電位
が高レベルとなる。もし、アドレス信号Ａｉが“１”す
なわち高レベルであればトランジスタＱ６がオフ状態と
なるから制御線Ｎｌの電位が低レベルに引き下げられる
。これに対して、もしヒユーズＦ、が溶断されておらな
ければノードＮ３の電位が高レベル、かつノードＮ２の
に位が低レベルとなり、トランジスタＱ７がオン状態か
つトランジスタＱｓがオフ状態となる。したがって、ア
ドレス信号ｊＪが“０＃すなわち低レベルの場合に反転
アドレス信号層が高レベルとなりトランジスタＱ７およ
びＱｓによって制御線Ｎ１の電位が低レベルに引き下げ
られると共にアドレス信号Ａｉが“ｌ”の場合には制御
線Ｎ１が高レベルとなる。すなわち、第２図の回路にお
いては、ヒユーズ溶断型ＲＯＭはヒーーズＦ１が溶断す
ることによってアドレスデータ“０″を記憶し、ヒーー
ズＦ１が溶断しない状態によってデータ＠１１を記憶し
、これらの記憶データと入力アドレス信号Ａｌとが一致
した場合に制御線Ｎ１が高レベルとなる。
ベルであればトランジスタＱ６がカットオフし、トラン
ジスタＱ７もカットオフしているから制御線Ｎ、の電位
が高レベルとなる。もし、アドレス信号Ａｉが“１”す
なわち高レベルであればトランジスタＱ６がオフ状態と
なるから制御線Ｎｌの電位が低レベルに引き下げられる
。これに対して、もしヒユーズＦ、が溶断されておらな
ければノードＮ３の電位が高レベル、かつノードＮ２の
に位が低レベルとなり、トランジスタＱ７がオン状態か
つトランジスタＱｓがオフ状態となる。したがって、ア
ドレス信号ｊＪが“０＃すなわち低レベルの場合に反転
アドレス信号層が高レベルとなりトランジスタＱ７およ
びＱｓによって制御線Ｎ１の電位が低レベルに引き下げ
られると共にアドレス信号Ａｉが“ｌ”の場合には制御
線Ｎ１が高レベルとなる。すなわち、第２図の回路にお
いては、ヒユーズ溶断型ＲＯＭはヒーーズＦ１が溶断す
ることによってアドレスデータ“０″を記憶し、ヒーー
ズＦ１が溶断しない状態によってデータ＠１１を記憶し
、これらの記憶データと入力アドレス信号Ａｌとが一致
した場合に制御線Ｎ１が高レベルとなる。
（発明の効果）
このように、本発明によれば、極めて簡単な構成によ、
９ＩＣ装置内部のＲＯＭに記憶されたアドレス情報等を
外部に出力することができるから、ＩＣ装置に冗長回路
部分と置き換えられた不良回路部分が存在するか否かお
よび不良回路部分のアドレス等を的確に検知する仁とが
可能になり、ＩＣ装置の試験等を極めて効率的に行なう
ことができる。
９ＩＣ装置内部のＲＯＭに記憶されたアドレス情報等を
外部に出力することができるから、ＩＣ装置に冗長回路
部分と置き換えられた不良回路部分が存在するか否かお
よび不良回路部分のアドレス等を的確に検知する仁とが
可能になり、ＩＣ装置の試験等を極めて効率的に行なう
ことができる。
第１図は本発明の１実施例に係やるＩＣ装置の構成を示
すプロ、り回路図、そして第２図は第１図の回路に用い
られている各々の一致回路の詳細な構成を示す電気口Ｐ
＃Ｓ図である。 ＣＭＰ６ ｒ ＣＭＰＩ ｔ ”’ ＋ ＣＭＰＨニ一
致回路、Ｑｔ ＋Ｑｚ 、−、Ｑｓ 、 Ｑａ 、Ｑｂ
： ）ランジスタ、ＥＸＴ：外部端子、Ｆｌ：ヒユーズ
。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 、 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
すプロ、り回路図、そして第２図は第１図の回路に用い
られている各々の一致回路の詳細な構成を示す電気口Ｐ
＃Ｓ図である。 ＣＭＰ６ ｒ ＣＭＰＩ ｔ ”’ ＋ ＣＭＰＨニ一
致回路、Ｑｔ ＋Ｑｚ 、−、Ｑｓ 、 Ｑａ 、Ｑｂ
： ）ランジスタ、ＥＸＴ：外部端子、Ｆｌ：ヒユーズ
。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 、 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
Claims (1)
- 不良回路部分に代えて冗長回路部分を使用するため不良
回路部分のアドレス情報を記憶するメモリ回路、該メモ
リ回路の読出しによって得られたデータと外部入力アド
レスとの一致を検出する比較回路、および該比較回路に
よって得られたデータを外部端子を介して外部に出力す
る回路手段を具備することを特徴とする半導体集積回路
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109463A JPS60254499A (ja) | 1984-05-31 | 1984-05-31 | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| US06/739,159 US4752914A (en) | 1984-05-31 | 1985-05-30 | Semiconductor integrated circuit with redundant circuit replacement |
| DE3588121T DE3588121T2 (de) | 1984-05-31 | 1985-05-30 | Halbleiterintegrierte Schaltung mit einer Ersatzredundanzschaltung |
| EP85401065A EP0163580B1 (en) | 1984-05-31 | 1985-05-30 | Semiconductor integrated circuit with redundant circuit replacement |
| KR1019850003795A KR900008191B1 (ko) | 1984-05-31 | 1985-05-31 | 대치 용장회로를 가진 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109463A JPS60254499A (ja) | 1984-05-31 | 1984-05-31 | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254499A true JPS60254499A (ja) | 1985-12-16 |
| JPH0349160B2 JPH0349160B2 (ja) | 1991-07-26 |
Family
ID=14510866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109463A Granted JPS60254499A (ja) | 1984-05-31 | 1984-05-31 | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6065141A (en) * | 1992-07-27 | 2000-05-16 | Fujitsu Limited | Self-diagnosable semiconductor memory device having a redundant circuit and semiconductor apparatus having the same in which the memory device cannot be accessed from outside the semiconductor apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107497A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 冗長回路を備えた半導体記憶装置 |
| JPS59112500A (ja) * | 1982-12-18 | 1984-06-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS59210596A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-05-31 JP JP59109463A patent/JPS60254499A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107497A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 冗長回路を備えた半導体記憶装置 |
| JPS59112500A (ja) * | 1982-12-18 | 1984-06-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS59210596A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6065141A (en) * | 1992-07-27 | 2000-05-16 | Fujitsu Limited | Self-diagnosable semiconductor memory device having a redundant circuit and semiconductor apparatus having the same in which the memory device cannot be accessed from outside the semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0349160B2 (ja) | 1991-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5428575A (en) | Semiconductor memory device with comparing circuit for facilitating test mode | |
| US4532607A (en) | Programmable circuit including a latch to store a fuse's state | |
| US6373762B2 (en) | Programmable voltage divider and method for testing the impedance of a programmable element | |
| KR20000062687A (ko) | 퓨즈 검출 회로를 갖는 집적 회로 메모리 | |
| JPH0437520B2 (ja) | ||
| KR910001533B1 (ko) | 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치 | |
| JP2002216481A (ja) | 半導体集積回路装置 | |
| US5995422A (en) | Redundancy circuit and method of a semiconductor memory device | |
| KR900008191B1 (ko) | 대치 용장회로를 가진 반도체집적회로 | |
| US4860256A (en) | Integrated circuit provided with switching elements for changeover to redundancy elements in a memory | |
| CA1203575A (en) | Semiconductor memory redundant element identification circuit | |
| KR20020061113A (ko) | 반도체 장치 | |
| US4806793A (en) | Signature circuit responsive to an input signal | |
| EP0195412B1 (en) | Integrated circuit with built-in indicator of internal repair | |
| JP2001035199A5 (ja) | ||
| JPS60254499A (ja) | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 | |
| US5497475A (en) | Configurable integrated circuit having true and shadow EPROM registers | |
| US5708601A (en) | Integrated circuitry for checking the utilization rate of redundancy memory elements in a semiconductor memory device | |
| JPH0329193A (ja) | 置換アドレス判定回路 | |
| US6643809B2 (en) | Semiconductor device and semiconductor device testing method | |
| JP3084715B2 (ja) | 半導体メモリ | |
| JPH05243386A (ja) | 半導体記憶装置 | |
| JP3306920B2 (ja) | 半導体記憶装置 | |
| JPH01224998A (ja) | 半導体記憶装置 | |
| JPH06251599A (ja) | 半導体装置 |