KR840008073A - 반도체 기억장치 - Google Patents

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KR840008073A
KR840008073A KR1019840000580A KR840000580A KR840008073A KR 840008073 A KR840008073 A KR 840008073A KR 1019840000580 A KR1019840000580 A KR 1019840000580A KR 840000580 A KR840000580 A KR 840000580A KR 840008073 A KR840008073 A KR 840008073A
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마사노부 요시다 (외 1)
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야마모도 다꾸마
후지쓰 가부시끼 가이샤
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    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 EPROM의 일반적인 구성을 보여주는 블록회로도,
제2도는 제1도에 표시된 EPROM에서 메모리 셀 블록, 용장 메모리 셀 블록 및 스위칭회로를 보여주는 회로도,
제3도는 전자 시그니춰(signature)데이타를 보여주는 제2도에 표시된 EPROM의 블록회로도.

Claims (12)

  1. 각각 복수의 출력비트 데이타를 출력하기 위한 복수의 출력단자; 각각 상기 출력단자에 대응하는 복수의 메모리 셀 블록; 및 상기 메모리 셀 블록중에서 고장 메모리 셀 블록을 대체할 수 있는 용장 메모리 셀 블록으로 구성되며, 상기 용장메모리 셀 블록은 복수비트로 구성되는 제1소정데이타를 기억하기 위한 제1특정영역을 가지고 있으며, 상기 메모리 셀 블록 각각은 상기 제2소정 데이타중의 분할된 하나와 일대일대응으로 동일한 제1소정 데이타를 기억하기 위한 제2특정영역을 가지며, 더욱이 상기 메모리 셀 블록중의 하나가 상기 용장 메모리 셀 블록으로 대체될 때 상기 용장 메모리 셀 블록과 대체될 메모리 셀 블록에 기억된 상기 제1소정 데이타에 대응하는 상기 제1소정 데이타중의 선택된 하나를 선택적으로 판독하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 용장 메모리 셀 블록내의 상기 제1특정영역은 복수의 제1서브블록으로 분할되며, 상기 각 제1서브블록은 상기 제1소정 데이타중의 분할된 하나이며 상기 메모리 셀 블록중의 하나의 블록에 대응하는 분할된 상기 분할된 하나를 기억하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 각 메모리 셀 블록내의 상기 제2특정영역은 복수의 제2서브블록으로 분할되며 적어도 상기 각 메모리 셀 블록내의 상기 제2서브블록중의 하나는 상기 제1서브블록중의 하나내에 기억된 데이타와 동일한 데이타를 기억하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 각 메모리 셀 블록내의 상기 각 제2서브블록은 상기 제1서브블록중의 하나내에 기억된 데이타와 동일한 데이타를 기억하고 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항 또는 1항에 있어서, 상기 수단은 상기 제1서브블록중의 소망하는 하나로서 상기 용장 메모리 셀 블록으로 대체될 상기 메모리 셀 블록중의 하나에 대응하는 상기 소망하는 하나를 선택하기 위한 어드레스 신호발생회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 수단은 더우기 각가 상기 메모리 셀 블록에 대응하며 대응하는 메모리 셀 블록이 상기 용장 메모리 셀 블록으로 대체되어야 할 때 상기 대응하는 출력단자에 전달하도록 상기 대응하는 메모리 셀 블록의 출력대신에 상기 용장 메모리 셀 블록의 출력을 각각 이 작동적으로 선택하는 복수의 스위칭회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 수단은 각각 상기 메모리 셀 블록 및 상기 용장 메모리 셀 블록에 대응하는 복수의 제어신호 발생회로를 포함하며, 상기 각 제어신호 발생회로는 대응하는 메모리 셀 블록이 대체되어야 할때 대응하는 스위칭회로의 스위칭 동장을 제어하기 위한 제어신호를 작동적으로 발생하는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제1소정영역 및 상기 제2소정영역은 상기 제1 및 제2소정데이타를 기억하며 가상 워어드 라인에 의해 작동적으로 선택되는 판독전용 기억장치(ROM)셀을 포함하며, 상기 수단은 더우기 상기 제1 또는 제2소정데이타를 판독하기 위한 특정 어드레스입력신호에 응하여 상기 가상 워어드라인을 선택하기 위한 신호검출회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 어드레스신호 발생회로는 각각 이 상기 메모리 셀 블록에 대응하며 대응하는 메모리 셀 블록이 상기 용단 메모리 셀 블록으로 대체되어야 할 때 상기 제1어신호에 응하여 대체될 상기 메모리 셀 블록중의 하나에 대응하는 상기 제1서브블록중의 하나를 억세싱하기 위한 고정 어드레스신호를 작동적으로 결정하는 복수의 어드레스 신호 결정회로와 각각이 상기 특정 어드레스입력 신호에 응하여 외부 어드레스 입력신호 또는 상기 고정어드레스 신호중의 하나를 선택하기 위한 복수의 어드레스 신호 선택회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 메모리 셀 블록은 상기 제2특정영역을 제외한 영역내에 소거 가능하고 프로그램 가능한 판독전용 기억장치(EPROM)셀을 포함하며, 상기 용장메모리 셀 블록은 상기 제1소정영역을 제외한 영역내에 용장 메모리셀을 포함하며, 상기 EPROM셀과 상기 용장메모리 셀은 워어드라인과 비트라인 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 잇어서, 더우기 상기 워어드라인중 하나를 선택하며 상기 가상워어드 라인이 선택될때 상기 워어드 라인을 선택하도록 작동적으로 금지시키는 행 디코우더를 포함하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 수단은 더우기 상기 가상 워어드라인을 선택하여 상기 행 디코우더의 동작을 금지시켜서 상기 고정 어드레스 신호를 선택하도록 상기 어드레스신호 선택회로를 작동시키기 위하여 상기 특정 어드레스 입력신호를 검출하기 위한 신호 검출회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840000580A 1983-02-08 1984-02-08 반도체 기억장치 KR890005156B1 (ko)

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