JPH1027138A - メモリシステムおよびメモリセルを置換する方法 - Google Patents

メモリシステムおよびメモリセルを置換する方法

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JPH1027138A
JPH1027138A JP9051890A JP5189097A JPH1027138A JP H1027138 A JPH1027138 A JP H1027138A JP 9051890 A JP9051890 A JP 9051890A JP 5189097 A JP5189097 A JP 5189097A JP H1027138 A JPH1027138 A JP H1027138A
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Abstract

(57)【要約】 （修正有） 【課題】 ある与えられたメモリ素子の欠陥ロウまたは
カラムを、別のメモリ素子の正常動作ロウまたはカラム
と置換することを可能にするメモリ素子およびそれに対
応づけられたシステムアーキテクチャを提供する。 【解決手段】 メモリセルアレイを有する第１のメモリ
ユニット２０１と、いくつかの冗長セルを含むメモリセ
ルアレイを有する第２のメモリユニット２０１と、を備
えたメモリシステム２００である。第１のメモリユニッ
ト２０１のアレイにおける欠陥セルに対応するアドレス
を第２のメモリユニット２０１へと切り替えて、冗長セ
ルの中から選択されたあるセルへとアクセスするための
クロスバースイッチ２０２が設けられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広くは電子メモリ
に関しており、具体的には、デバイス間でセルを置換す
るシステムおよび方法に関している。
【０００２】
【従来の技術】電子メモリチップ、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）チップの最も重要な
用途は、パーソナルコンピュータを構築することであ
る。そのようなアプリケーションでは、メモリ装置はそ
れぞれ、完全な機能を果たすものと期待されている。す
なわち、たとえ部分的にでも欠陥を有しているようなメ
モリチップは、通常は使用されることがない。よって、
メモリチップ、特にまだ「歩どまり成熟（yield maturi
ty）」（歩どまり成熟は、通常、製造プロセスが時を経
て精錬された時に達成される）に達していない最新型チ
ップの製造歩どまりを増大させるために、さまざまな技
術が開発されてきた。
【０００３】歩どまりを改善するための技術としては、
例えば、ウエハのテストをおこなう時に識別された欠陥
セルを、それぞれのメモリセルアレイ内に含まれている
「スペアの」セル、つまり「冗長」セルで置換するやり
かたがある。具体的にいえば、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）セルアレイにおいて欠陥をも
つロウおよびカラムを置換するのに、オンチップの冗長
セルロウおよびカラムを用いることは、この技術では既
に確立された技法である。欠陥セル置換の基本は、例え
ば、FitzgeraldおよびThomas、"Circuit Implementatio
n of Fusible Redundant Addresses on RAMs for Produ
ctivity Enhancement"、IBM Journal ofResearch and D
evelopment、第24巻、第3号、1980年5月に述べられてい
る。
【０００４】概略的にいえば、現在利用可能なＤＲＡＭ
では、それぞれのアレイまたはバンクにおけるプライマ
リロウのワードライン、およびプライマリカラムのセン
スアンプの入力／出力装置はそれぞれ、プログラマブル
なリンク、典型的にはレーザプログラマブルなフューズ
または電気的にプログラマブルな読み出し専用メモリ
（ＥＥＰＲＯＭ）セルによって対応するロウアドレスデ
コーダおよびカラムアドレスデコーダに接続されてい
る。プローブのテストをおこなう間に、欠陥をもつロウ
および／またはカラムは、識別された後、欠陥をもつそ
れぞれのロウまたはカラムと、それに対応づけられたア
ドレスデコーダとの接続を断つのに必要とされる適切な
リンクをプログラミングすることによって、アレイの残
りの部分から機能の上で取り除かれる。
【０００５】典型的なＤＲＡＭでは、それぞれのチップ
のアレイは、ある与えられた数のスペアロウおよびスペ
アカラム（ならびに対応するスペアのセンスアンプ）を
もつように製造される。典型的には、ある与えられたア
レイのうち、多くても５％のロウおよびカラムが冗長セ
ルとなる。スペアのロウおよびカラムはそれぞれ、プロ
グラマブルなアドレスデコーダ／ドライバに対応づけら
れている。欠陥をもつロウまたはカラムがアレイから機
能の上で取り除かれると、アレイにおいて選択されたス
ペアのロウ／カラムに対応するアドレスデコーダ回路
が、欠陥をもつロウ／カラムのアドレスデコーダ回路が
応答すべきアドレスと同じアドレスに応答するように
（やはりプログラマブルなリンクを用いて）プログラミ
ングされる。その結果、欠陥をもつロウ／カラムに対す
るアドレスは、良好な冗長ロウ／カラムへと再割り当て
され（割り振りなおされ）、誤りなくアクセスできるよ
うになる。
【０００６】
【発明が解決しようとする課題】しかし、現在の修理技
術では、膨大なコストやパフォーマンスペナルティの代
償を支払うことなく、あるアレイまたはデバイスにおけ
る欠陥ロウまたはカラムを、別のアレイまたはデバイス
における良好な冗長ロウまたはカラムに置換することは
できない。典型的には、それぞれのＤＲＡＭ素子に含ま
れるセルは、固定されたセットのロウ／カラムアドレス
ビットによりアドレシングされうる。マルチデバイスメ
モリバンクでは、ロウ／カラムアドレスセット（空間）
は、典型的には、回路のオーバーヘッドを最小化するた
めに、各バンク内のすべてのデバイスについて同一にさ
れる。例えば、２５６ｋ×１６のＤＲＡＭ４つから構成
されるバンクが６４ビットのデータバスをサポートして
いるものとする。その場合、６４ビットのワードにアク
セスするためには、それぞれのデバイスは、同一セット
の８つのアドレスビットＡ０〜Ａ７を同時に受け取る。
よって、例えば、もしデバイスＡにおけるアドレス０の
ロウ０が欠陥をもっており、バンクＢにおけるアドレス
０のロウ０が正常動作しているのなら、単にデバイスＡ
のロウ０と、それに対応づけられたロウデコーダとの接
続を断ち、アドレス０に応答するバンクＢの冗長ロウを
プログラミングするだけでは、デバイスＡのロウ０を置
換することはできない。なぜなら、アドレス０は、デバ
イスＢの正常動作ロウに既にマッピングしているからで
ある。
【０００７】欠陥をもつロウおよびカラムをデバイスか
らデバイスへと効率よく置換することができないと、デ
バイスの歩どまりを最適化することができなくなるの
で、結果としてシステムのコストを減らすことができな
くなる。例えば、ウエハテストの後、あるデバイスで
は、修理用に利用可能な冗長ロウ（またはカラム）より
も欠陥ロウ（またはカラム）のほうが多いのに、同一バ
ンク上の別のデバイスでは、冗長ロウ（またはカラム）
が余っているようなことがありうる。現在のところ、欠
陥セルが過剰であるデバイスは捨てなければならない。
なぜなら、ほどよいコストで、そのようなデバイスと、
冗長セルが過剰であるデバイスとをマッチングし、デバ
イス間のセル置換をおこなうのに利用可能な技術が知ら
れていないからである（もちろん、冗長デバイスを設け
ることはできる）。
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ある与えら
れたメモリ素子の欠陥ロウまたはカラムを、別のメモリ
素子の正常動作ロウまたはカラムと置換することを可能
にするメモリ素子およびそれに対応づけられたシステム
アーキテクチャを提供することにある。この特徴を実現
すれば、通常は捨てられていたメモリ素子を、正常動作
しているスペアのセルが余分にある同様の素子の助けを
借りて直すことが可能になる。このようなスキームによ
れば、ごくわずかのパフォーマンスペナルティ（メモリ
レイテンシ、電力の浪費、最小限のシステムオーバーヘ
ッドなど）で、システムのコストを下げることが可能に
なる。
【０００９】
【課題を解決するための手段】本発明によるメモリシス
テムは、複数のメモリセルから構成されるアレイを有す
る第１のメモリユニットと、いくつかの冗長セルを含む
複数のメモリセルから構成されるアレイを有する第２の
メモリユニットと、該第１のメモリユニットの該アレイ
における欠陥セルに対するアドレスを該第２のメモリユ
ニットに切り替えることによって、該いくつかの冗長セ
ルの中から選択されたあるセルへとアクセスするように
動作可能である、クロスバースイッチと、を備えてお
り、そのことにより上記目的が達成される。
【００１０】ある実施形態では、前記クロスバースイッ
チが、前記アドレスを変えることにより前記第２のメモ
リユニットへと切り替えるための新しいアドレスを発生
し、それによって前記メモリセルの中から選択された前
記セルへとアクセスするようにさらに動作可能である。
【００１１】ある実施形態では、前記アレイが、ランダ
ムアクセスメモリセルのアレイを含んでいる。
【００１２】ある実施形態では、前記アレイが、読み出
し専用メモリセルのアレイを含んでいる。
【００１３】ある実施形態では、前記メモリユニット
が、シングルインラインメモリモジュールとしてパッケ
ージされたダイナミックランダムアクセスメモリを含ん
でいる。
【００１４】ある実施形態では、前記クロスバースイッ
チが、チップセレクト信号を前記第１のメモリユニット
から前記第２のメモリユニットへと切り替えるようにさ
らに動作可能である。
【００１５】本発明によるメモリシステムは、１セット
のアドレスによりアドレス指定可能であるメモリセルか
ら構成される第１のアレイと、第１セットのアドレスに
よりアドレス指定可能である第１の数のセルと、第２セ
ットのアドレスによりアドレス指定可能である第２の数
のセルと、含む複数のメモリセルから構成される第２の
アレイと、該第１のアレイにおける該複数のセルの中の
欠陥セルに対するアドレスが受け取られると、該アドレ
スを該第２セットのアドレスの中から選択されたあるア
ドレスへと変換し、該第２セットのアドレスの中から選
択された該アドレスを切り替えることによって該第２の
アレイへとアクセスするように動作可能である、プログ
ラマブルなクロスバースイッチと、を備えており、その
ことにより上記目的が達成される。
【００１６】ある実施形態では、前記第２のアレイにお
ける前記第２の数のセルが、冗長セルを含んでいる。
【００１７】ある実施形態では、前記第２のアレイにお
ける前記第２の数のセルが、冗長メモリセルロウを含ん
でいる。
【００１８】ある実施形態では、前記第２のアレイにお
ける前記第２の数のセルが、冗長メモリセルカラムを含
んでいる。
【００１９】ある実施形態では、前記クロスバースイッ
チが、チップセレクト信号を前記第１のアレイから前記
第２のアレイへと切り替えるようにさらに動作可能であ
る。
【００２０】ある実施形態では、前記第１のアレイおよ
び前記第２のアレイが、別々の集積回路チップ上に製造
される。
【００２１】ある実施形態では、前記別々のチップが、
別々のパッケージ内に配置される。
【００２２】ある実施形態では、前記第１のアレイをア
ドレス指定するための前記１セットのアドレスが、前記
第２のアレイにおいて前記第１の数のセルをアドレス指
定する前記第１セットのアドレスと同じである。
【００２３】本発明によるメモリシステムは、複数のメ
モリユニットであって、それぞれが、第１セットのアド
レスによりアドレス指定可能な複数のプライマリメモリ
セルから構成される複数のロウおよびカラムと、第２セ
ットのアドレスによりアドレス指定可能な複数の冗長メ
モリセルから構成される選択された数のロウおよびカラ
ムと、から構成されるアレイを含んでいる、複数のメモ
リユニットと、該第１セットのアドレスのうちの第１の
アドレスを受け取り、該複数のユニットのうちの第１の
ユニットの該アレイにおけるある欠陥セルをアドレス指
定し、第アドレスを該第２セットのアドレス中の第２の
アドレスへと変換し、該第２のアドレスを該複数のメモ
リユニットのうちの第２のユニットへと切り替える、プ
ログラマブルなクロスバースイッチと、を備えており、
そのことにより上記目的が達成される。
【００２４】ある実施形態では、前記プログラマブルな
クロスバースイッチが、アクティブなチップセレクト信
号を前記複数のメモリユニット中の前記第２のメモリユ
ニットに与えることによって、アクセスすべき該第２の
メモリユニットを選択するようにさらに動作可能であ
る。
【００２５】ある実施形態では、前記第２のメモリユニ
ットをアクティブサイクル中に動作させるタイミングお
よび制御信号を供給するメモリ制御回路をさらに備えて
いる。
【００２６】ある実施形態では、前記メモリ制御回路が
コアロジックを含んでいる。
【００２７】ある実施形態では、前記メモリ制御回路が
メモリコントローラを含んでいる。
【００２８】ある実施形態では、前記複数のメモリユニ
ットが、ダイナミックランダムアクセスメモリ素子を含
んでいる。
【００２９】ある実施形態では、前記複数のメモリユニ
ットが、ダイナミックランダムアクセスメモリ・シング
ルインライン・メモリモジュールを含んでいる。
【００３０】本発明によるメモリセルの置換をおこなう
方法は、第１のメモリセルアレイにおける欠陥セルのグ
ループに対するアドレスを識別するステップと、第２の
メモリセルアレイにおける利用可能な冗長セルのグルー
プを識別するステップであって、該利用可能な冗長セル
がアドレスを有している、ステップと、該第１のアレイ
における該欠陥セルのグループに対する該アドレスを、
該第２のアレイにおける該利用可能な冗長セルの該アド
レスに変換するステップと、クロスバースイッチを介し
て、該利用可能な冗長セルの該アドレスを切り替えるこ
とによって、該利用可能な冗長セルにアクセスするステ
ップと、を含んでおり、そのことにより上記目的が達成
される。
【００３１】ある実施形態では、前記第１のアレイ内の
少なくとももう１つの欠陥セルのグループを、該第１の
アレイ内の正常動作セルと置換するステップをさらに含
んでいる。
【００３２】ある実施形態では、前記第２のアレイ内の
欠陥セルのグループを、前記第１のセルアレイ内の正常
動作セルと置換するステップをさらに含んでいる。
【００３３】ある実施形態では、前記変換するステップ
が、前記受け取られたアドレスの少なくとも１つの最下
位ビットを変えるサブステップを含んでいる。
【００３４】以下に作用を説明する。本発明の原理によ
る第１の実施形態では、メモリセルアレイを有する第１
のメモリユニットと、いくつかの冗長セルを含むメモリ
セルアレイを有する第２のメモリユニットとを備えたメ
モリシステムが設けられる。第１のメモリユニットのア
レイにおける欠陥セルに対応するアドレスを、第２のメ
モリユニット内の冗長セル中から選択されたあるセルへ
とアクセスするために、第２のメモリユニットへと切り
替えるよう動作可能であるクロスバースイッチが設けら
れる。
【００３５】本発明の原理による第２の実施形態では、
１セットのアドレスによりアクセス可能なメモリセルか
ら構成される第１のアレイを含むメモリが設けられる。
また、第１セットのアドレスによりアドレス指定可能な
第１の数のセルと、第２セットのアドレスによりアドレ
ス指定可能な第２の数のセルとを含む、第２のメモリセ
ルアレイが設けられる。このメモリはまた、第１のアレ
イにおけるセルのうちの欠陥をもつセルに対応するアド
レスが受け取られると、そのアドレスを第２セットのア
ドレスの中から選択されたあるアドレスへと変換し、第
２セットのアドレスの中から選択されたいくつかのアド
レスに切り替えることによって、第２のアレイにアクセ
スするように動作可能である、プログラマブルクロスバ
ースイッチを含んでいる。
【００３６】本発明の原理による第３の実施形態では、
それぞれが第１セットのアドレスによりアドレス指定可
能なプライマリメモリセルから構成されるロウおよびカ
ラムと、第２セットのアドレスによりアドレス指定可能
な冗長メモリセルから構成されるある選択された数のロ
ウおよびカラムとから構成されるアレイを有している、
複数のメモリユニットを含むメモリシステムが設けられ
る。第１セットのアドレスのうちの第１のアドレスを受
け取り、それらのユニットのうちの第１のユニットのア
レイにおける欠陥セルをアドレス指定し、第１のアドレ
スを第２セットのアドレス中の第２のアドレスへと変換
し、第２のアドレスをメモリユニットのうちの第２のユ
ニットへと切り替えて、そのユニット内で選択されたセ
ルへとアクセスするために、プログラマブルなクロスバ
ースイッチが設けられる。
【００３７】また、本発明の原理は、メモリセルの置換
をおこなうためのさまざまな方法のかたちでも実施され
る。そのような方法のうちのある方法によれば、第１の
メモリセルアレイにおける欠陥セルのグループに対応す
るアドレスが識別される。第２のメモリセルアレイにお
ける利用可能な冗長セルのグループが識別される。これ
らの利用可能な冗長セルは、あるアドレスをもってい
る。第１のアレイにおける欠陥セルのグループに対応す
るアドレスは、利用可能な冗長セルのアドレスが受け取
られると、ただちに変換される。そして、利用可能な冗
長セルに対応するアドレスがクロスバースイッチを介し
て切り替えられることによって、利用可能な冗長セルへ
とアクセスする。
【００３８】本発明の原理を実施する回路、システムお
よび方法には、従来の技術に比べて実効性のある長所が
いくつもある。中でも、このような原理によれば、ある
与えられたメモリ素子の欠陥ロウまたはカラムを、別の
メモリ素子の正常動作ロウまたはカラムと置換すること
が可能になる。この特徴により、通常は製造工程中に捨
てられていたメモリ素子を、正常動作しているスペアの
セルが余分にある同様の素子の助けを借りて直せるとい
う効果が得られる。
【００３９】以上の要旨は、以下に述べる本発明の詳細
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的実施形態については、
本発明と同じ目的を実現するために別種の構造を改変・
設計する際の基礎として容易に利用可能であることは、
当業者には理解できるであろう。また、そのように等価
である構成が、添付の請求の範囲に述べられている本発
明の精神および範囲から離れることはないことも、当業
者には認識できるであろう。
【００４０】
【発明の実施の形態】本発明およびその長所をより完全
に理解できるように、添付の図面を参照しながら、以下
に本発明を詳細に説明する。
【００４１】本発明の原理およびその長所は、図１〜図
３に図示されている実施形態例を参照することによっ
て、最もよく理解することができる。なお全図面を通し
て、同一の参照番号は同一の構成要素を示す。本発明の
原理を実現するメモリ装置は数多くのアプリケーション
で適用可能ではあるが、例示を目的としてこのメモリ装
置は、パーソナルコンピュータに典型的に用いられる基
本的な処理システムアーキテクチャに関連づけて説明さ
れる。
【００４２】図１は、処理システム１００の一部を示す
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、を備えている。
【００４３】ＣＰＵ１０１は、システム１００の全動作
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
ディスプレイユニット１０７上に表示されるグラフィッ
クデータの内容を決定する。ＣＰＵ１０１は、例えばイ
ンテルペンティアムTMクラスのマイクロプロセッサのよ
うな市販のパーソナルコンピュータに用いられている汎
用のマイクロプロセッサでありうる。ＣＰＵ１０１は、
例えば専用バスや（業界では日常的に用いられている）
汎用バスでありうるＣＰＵローカルバス１０２を介して
システム１００の残りの部分と通信する。
【００４４】コアロジック１０３は、ＣＰＵ１０１の制
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号およびインストラクションのやりとりを制
御する。コアロジック１０３は、システムの残りの部
分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットの
どれでもよい。図示されたシステムにおけるチップ１１
２のような１つ以上のコアロジックチップは、典型的に
は「アドレス専用」であり、いっぽう図１におけるチッ
プ１１４のような１つ以上のコアロジックチップは「デ
ータ専用」である。ＣＰＵ１０１は、直接、または外部
（Ｌ２）キャッシュ１１５を通してコアロジック１０３
と通信する。Ｌ２キャッシュ１１５は、例えば２５６キ
ロバイトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ
１０１は、オンボード（Ｌ１）キャッシュを含んでいて
もよい。別の実施形態では、コアロジック１０３は、メ
モリコントローラを含んでいてもよいし、または、メモ
リコントローラに置き換えられてもよい。
【００４５】ディスプレイコントローラ１０４は、多く
の市販のＶＧＡディスプレイコントローラならどれでも
よい。ディスプレイコントローラ１０４は、ＣＰＵ１０
１からのデータ、インストラクションおよび／またはア
ドレスを、コアロジック１０３を通して、またはＣＰＵ
ローカルバス１０２を通してＣＰＵ１０１から直接に受
け取ることができる。データ、インストラクションおよ
びアドレスは、コアロジック１０３を通して、ディスプ
レイコントローラ１０４およびシステムメモリ１０５の
間でやりとりされる。さらにアドレスおよびインストラ
クションは、例えばＰＣＩローカルバスであるローカル
バスを介しても、コアロジック１０３およびディスプレ
イコントローラ１０４の間でやりとりされうる。概略的
にいうと、ディスプレイコントローラ１０４は、スクリ
ーンリフレッシュを制御し、例えばライン描画、ポリゴ
ン塗りつぶし、色空間変換、ディスプレイデータ補間、
ズーミングおよびビデオストリーム化などの限られた数
のグラフィック機能を実行し、電力管理といったその他
のシステム管理タスクの操作をおこなう。最も重要なの
は、ディスプレイコントローラ１０４は、スクリーンリ
フレッシュのあいだにフレームバッファ１０８からディ
スプレイユニット１０７への画素データのラスタを制御
し、ディスプレイデータの更新をおこなう間にＣＰＵ１
０１およびフレームバッファ１０８をインタフェースす
ることである。ビデオデータは、ディスプレイコントロ
ーラ１０４に直接、入力されてもよい。
【００４６】ディジタル／アナログ変換器１０６は、デ
ィジタルデータをコントローラ１０４から受け取り、こ
れに応答してディスプレイ１０７をドライブするために
アナログデータを出力する。図示されている実施形態に
おいては、ＤＡＣ１０６は、ディスプレイコントローラ
１０４とともに単一のチップ上に一体化される。システ
ム１００の具体的な実現方式によっては、ＤＡＣ１０６
は、いくつか選択肢を挙げれば、カラーパレット、ＹＵ
Ｖ／ＲＧＢフォーマット変換回路、および／またはＸお
よびＹズーミング回路を備えていてもよい。ディスプレ
イ１０７は、例えば、ＣＲＴユニット、液晶ディスプレ
イ、エレクトロルミネセントディスプレイ、プラズマデ
ィスプレイ、あるいは複数の画素として画像を画面上に
表示するその他のタイプのディスプレイデバイスであり
うる。なお代替の実施形態においては、「ディスプレ
イ」１０７は、レーザプリンタ、あるいはそれに類似す
る文書表示／印刷装置など、その他のタイプの出力装置
であってもよい。
【００４７】システム１００におけるデータパスは、個
々の設計で変わってくる。例えば、システム１００は、
「６４ビット」または「７２ビット」のシステムであっ
てもよい。ここでは、説明の目的のために６４ビットの
システムが選ばれる。このとき、ＣＰＵバス１０２およ
びＰＣＩバス１１６のデータパス、コアロジック１０３
を通してシステムメモリ１０５およびディスプレイコン
トローラ１０４に至るデータパス、およびディスプレイ
コントローラ１０４およびフレームバッファ１０８の間
のデータ相互接続部を含む各データ接続部は、すべて６
４ビット幅である。なおアドレス相互接続部は、メモリ
サイズと、データバイトの選択および仮想メモリ動作を
サポートするために必要なそのようなファクタとに依存
して変わることに注意されたい。ペンティアムプロセッ
サシステムでは、ＣＰＵバス１０２およびＰＣＩバス１
１６のアドレス部は、典型的には３０ビット幅のオーダ
ーである。
【００４８】本発明の原理によれば、プログラマブルな
クロスバースイッチが、コアロジック１０３とシステム
メモリ１０５との間のデータパスに配置される。プログ
ラマブルなクロスバースイッチ２００は、ディスプレイ
コントローラ１０４とフレームバッファ１０８との間の
アドレスパスに設けてもよい。プログラマブルなクロス
バースイッチ２００について、図２を参照して以下に詳
細に説明する。
【００４９】図２は、本発明の原理を実施するメモリサ
ブシステム２００のさらに詳細な機能ブロック図であ
る。本願で説明されているシステム１００内でのアプリ
ケーション以外にも、メモリサブシステム２００は、こ
の技術ではよく知られているその他多数のメモリアプリ
ケーションでも使用可能である。
【００５０】メモリサブシステム２００は、ｎ（ただ
し、ｎは２以上の整数）個のメモリユニット２０１を備
えている。メモリユニット２０１は、例えば、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）、スタティッ
クランダムアクセスメモリ（ＳＲＡＭ）、電気的にプロ
グラマブルな読み出し専用メモリ（ＥＰＲＯＭ）あるい
は電気的にプログラマブルで電気的に消去可能な読み出
し専用メモリ（ＥＥＰＲＯＭ）のようなディスクリート
なメモリ素子でありうる。メモリユニット２０１はそれ
ぞれ、例えば、シングルインラインメモリモジュール
（ＳＩＭＭ）としてパッケージされたマルチＤＲＡＭチ
ップのようなマルチチップデバイスでありうる。概略的
にいえば、メモリユニット２０１は、欠陥メモリセルロ
ウ／カラムを置換するのに使うことができる冗長メモリ
セルロウ／カラムをセルアレイ内に含んでさえいれば、
どのような種類のメモリ素子であってもよい。
【００５１】説明を目的として、典型的なＤＲＡＭアレ
イ３００を図３に示す。この例では、アレイ３００は、
それぞれ複数のメモリセルから構成されるＮ本のプライ
マリロウと、４本のスペアロウとを含んでいる。それぞ
れのロウのワードラインは、例えばレーザプログラマブ
ルフューズあるいはＰＲＯＭセルのようなプログラマブ
ルなリンクを介して、対応するロウデコーダ３０１に結
合されている。負荷のバランスをとるためには、上側の
サブアレイにおけるスペアロウの本数は、下側のサブア
レイにおけるスペアロウの本数に等しいのが好ましい。
図示されているアレイは、それぞれ複数のメモリセルか
ら構成されるＭ本のプライマリカラムと、４本のスペア
カラムとを含んでいる。メモリアレイ３００のカラム
は、オープンビットライン方式で、対応するカラムデコ
ーダに結合されている。これらのカラムは、カラムデコ
ーダ／センスアンプ回路３０２内で、リンク３０３と同
様のプログラマブルなリンクを適切にプログラミングす
ることによって、ディセーブルされうる。好ましくは、
これらのプログラマブルなリンクは、カラムデコーダ／
センスアンプ回路３０２のグローバルな入力／出力回路
のアンプ／バッファからディセーブルされるカラムにつ
いて、デコーダ／ドライバの接続を断つ。「カラム」と
は、通例どおりここでも、「×１」デバイスの時には１
本の物理セルカラムを表しており、「×１６」デバイス
の時には１６本の物理セルカラムを表している。以下も
同様である。
【００５２】ここでは、議論を目的として、それぞれの
メモリユニット２０１が図３に示すアレイと同様のアレ
イを備えているものとし、２０４８本のプライマリロウ
（ｎ＝２０４８）と、２０４８本の１ビット幅プライマ
リカラム（ｍ＝２０８）と、４本のスペア（冗長）ロウ
と、４本のスペア（冗長）カラムとが設けられているも
のとする。この場合、アレイ内の１セル（位置）にアク
セスするためには、１１ロウアドレスビットと１１カラ
ムアドレスビットとが必要になる（つまり、ここではメ
モリは×１デバイスである）。マルチプレクシングされ
たアドレシングをおこなうものとすると、それぞれのメ
モリユニット２０１は、ロウアドレスストローブ／ＲＡ
Ｓによりタイミングのとられた１１ロウアドレスビット
ＡＤＤ０〜ＡＤＤ１０を受け取った後、カラムアドレス
ストローブ／ＣＡＳによりタイミングのとられた１１カ
ラムアドレスビットＡＤＤ０〜ＡＤＤ１０を受け取るこ
とになる。また、本発明の原理は、すべてのロウおよび
カラムアドレスビットが、ユニット２０１に対して同時
に与えられる、マルチプレシングされないアドレススキ
ームにも同様に適用可能である。この場合、メモリのサ
イズおよび構成がすべて同じであるものとすると、適切
なチップセレクトおよび制御信号と共に、２２アドレス
ビットと４冗長アドレスビットとがメモリユニット２０
１に与えられる。
【００５３】本発明の原理によれば、それぞれのプライ
マリロウアドレスは、いくつかの冗長アドレスビットと
共に受け取られる。ここに述べている４本の冗長ロウが
設けられる例では、２つの冗長ロウアドレスビットＡＤ
ＤＲ０〜ＡＤＤＲ１が必要になる。同様に、それぞれの
プライマリカラムアドレスは、ある与えられた数のカラ
ムアドレスビットと共に受け取られる。ここでは４本の
スペアカラムがアレイに設けられているので、２つの冗
長カラムアドレスビットＡＤＤＲ０〜ＡＤＤＲ１が必要
になる。好ましい実施形態では、冗長アドレスビット
は、それぞれのロウアドレスまたはカラムアドレスワー
ドの最下位ビットである。ここでは説明を目的として、
アドレスワードを、ＡＤＤＸ〜ＡＤＤ０、ＡＤＤＲ１〜
ＡＤＤＲ０と呼ぶことにする。よって、プライマリロウ
に対する最初のアドレスは、１０進アドレスでは０５、
２進アドレスでは００００００００００１ ００とな
る。
【００５４】本実施例のシステム１００では、それぞれ
のメモリユニット２０１は、コアロジック１０３から
（もっと高級なシステムではメモリコントローラから）
データと、クロックおよび制御信号とを受け取る。クロ
ックおよび制御信号は、／ＲＡＳ、／ＣＡＳ、出力イネ
ーブル／ＯＥ、ライトイネーブル／ＷＥを含んでおり、
同期ＤＲＡＭの場合には、マスタクロックＣＬＫおよび
クロックイネーブル信号ＣＫＥをさらに含んでいる。メ
モリユニットｎに対するチップ選択は、チップセレクト
信号／ＣＳｎを用いて実施される。
【００５５】本発明の原理によれば、プライマリアドレ
スビットＡＤＤＸ〜ＡＤＤ０、冗長アドレスビットＡＤ
ＤＲ１〜ＡＤＤＲ０、およびチップセレクト信号／ＣＳ
０〜／ＣＳｎは、プログラマブルなクロスバースイッチ
２０２を通してメモリユニット２０１へとルーティング
される。プログラマブルなクロスバースイッチは、高速
クロスバースイッチと共に、いくつか選択肢を挙げれ
ば、例えばフィールドプログラマブルゲートアレイ、フ
ィールドプログラマブル論理アレイ、グルーロジック、
ＲＡＭ、ＥＰＲＯＭあるいはポリシリコンフューズのよ
うなプログラマブル素子から構成されうる。このような
高速クロスバースイッチは、「改良されたＣＭＯＳロジ
ックデータブック（Advanced CMOS Logic Data Boo
k）」、1993年版、Texas Instruments Incorporated、
テキセス州、ダラスに開示されている。このようなプロ
グラマブルな素子によって、欠陥ロウ／カラムに対する
アドレスを、アドレスビットＡＤＤＲ１〜ＡＤＤＲ０に
より規定されるアドレスセット内のアドレスに変えるこ
とができる。一般に、高速クロスバースイッチ２０２
は、あるポートを、相互接続部を通るあるパスにおける
他のどのポートとも相互接続することを可能にする。よ
って、プログラマブルなクロスバー２０２は、あるメモ
リユニット２０１における欠陥ロウまたはカラム内のあ
る位置に対応するアドレスを冗長アドレスＡＤＤＲ１〜
ＡＤＤＲ０に変換し、かつ、新しい冗長アドレスを、そ
の冗長アドレスにおいて未使用の冗長ロウまたはカラム
を含んでいる別の選択されたメモリユニット２０１へと
割り当てなおすことを可能にする。設計上で適切な選択
をおこなえば、このプログラマブルなクロスバーにより
新たに生じる伝搬遅延は、５、６ナノ秒程度となる。
【００５６】本発明の原理によるクロスバー２０２の動
作は、以下の例により最も明確に理解できるであろう。
なお、以下の例ではロウの修理（置換）を考えるが、カ
ラムの修理も実質的に同様であることは理解されたい。
【００５７】ウエハのテストをおこなっている間に、メ
モリユニット０において５本の欠陥ロウが識別されたと
する。これら５本の欠陥ロウは、対応するプログラマブ
ルリンク３０３を用いて対応づけられたロウデコーダ３
０１との接続を断つことによってディセーブルされる。
これらのロウのうちの４本は、ユニット０のアレイにお
いて利用可能な４本の冗長ロウを用いる従来の技法によ
り修理される。これにより、ユニット０には、従来のオ
ンチップ置換では修理できないロウが１本残る。
【００５８】本発明の原理によれば、利用可能な１本の
ロウが、第２のメモリユニット、例えばメモリユニット
１上で識別される。この識別は、ユニット１が、ユニッ
ト１において識別されたすべての欠陥ロウに対する従来
のロウ置換を施された後になされる。換言すれば、従来
のオンチップロウ置換がおこなわれた後でも、ユニット
１には、ユニット０と共用できる利用可能なロウが少な
くとも１本残っていることになる。
【００５９】本発明の別の局面によれば、ある与えられ
たメモリユニット２０１には、「冗長状態」ピンを設け
てもよい。このピンは、利用可能な冗長セルの識別に役
立つ。もしこのピンがハイであれば、少なくとも１つの
スペア要素（ロウまたはカラム）が利用可能であり、も
しこのピンがローであれば、利用可能なスペア要素はな
いことなる。冗長状態ピンは、フューズあるいはその他
のプログラマブルな要素を用いて、ボンディングパッド
をＶｃｃに接続することによって実施されうる。ウエハ
のテストをおこなう間、もし利用可能なスペア要素がな
いのなら、このフューズがとぶことになる。
【００６０】本実施例の説明に戻る。クロスバー２０２
がプログラミングされる（好ましくはソフトウェアでプ
ログラミングされるが、ハードウェアでプログラミング
されてもよい）ことによって、ユニット０に残っている
欠陥ロウに沿ったある位置に対応するアドレスの受け取
りに応答して、ユニット１における完全に正常動作して
いるロウおよびカラムにおけるある位置に対応するアド
レスが出力される。アクティブチップセレクト信号／Ｃ
Ｓは、クロスバースイッチ２０２によってメモリユニッ
ト０からメモリユニット１へと再びルーチングされる。
なお、マルチプレクシングされたシステムにおいても、
あるいはマルチプレクシングされていないシステムにお
いても、この再ルーチング処理がおこなわれている間、
クロスバー２０２は、ロウアドレスとカラムアドレスの
両方を含む全アドレスに応答する。好ましい実施形態で
は、もし欠陥ロウに対応するアドレスが再ルーチングさ
れるのなら、カラムアドレスビットは同じにしたまま
で、そのビットは、単に新しい（冗長）ロウアドレスと
共に新しいユニット１へと切り替えられる。このこと
は、カラムについても同様である。
【００６１】議論を目的として、ここでは、対応づけら
れたメモリコントローラまたはコアロジックから出力さ
れるロウアドレスが、欠陥プライマリロウ内のロウアド
レスが００００００００００１ ００であり、正常動作
カラム内のカラムアドレスが００００００００００１
００である、ある位置に対応しているものとする。ま
た、冗長ロウは、ユニット１におけるロウアドレス００
０００００００００ ０１で利用可能であるものとす
る。そうすると、プログラマブルなクロスバー２０２
は、これに応答して、ロウアドレス０００００００００
００ ０１およびカラムアドレス００００００００００
１ ００をユニット１に出力する。信号／ＣＳ０として
ユニット０に割り当てられていたアクティブチップセレ
クト信号は、信号／ＣＳ１としてユニット１に切り替え
られる。
【００６２】このようにユニット０内の欠陥ロウに対応
するアドレスを、ユニット１へと割り振りなおす時に
は、ユニット１がアクティブ状態にあり、かついつでも
アクセスできる態勢にあることを確実にするために、あ
る準備をなさなければならない。好ましい実施形態で
は、例えば／ＲＡＳや／ＣＡＳのような制御信号は、メ
モリコントローラまたはコアロジックによってユニット
０からユニット１へと割り当てなおされる。例えば、も
しユニット２０１が、インタリーブ方式、または交替バ
ンク方式で動作しているのなら、ユニット０がアドレス
指定され、アクセスされている間に、ユニット１は、論
理ハイの状態にある／ＲＡＳによりプリチャージされう
る。アクセス対象をユニット０からユニット１へと変え
るときに、メモリコントローラまたはコアロジックは、
割り振りなおされたアドレスが到着する時に、ユニット
１が確実にアクティブであり、アクセスの準備が整って
いるようにするために必要とされる制御信号を供給す
る。代わりに適用可能な実施形態では、クロックおよび
制御信号は、クロスバースイッチを通して切り替えられ
てもよい。
【００６３】欠陥カラムの置換についても、ほぼ同様に
おこなわれる。この場合、カラムアドレスは、冗長アド
レスＡＲｘ〜ＡＲ０となるように変更され、置換カラム
を含むメモリユニット２０１へと切り替えられる。な
お、アドレス指定された位置が、欠陥ロウおよび欠陥カ
ラムの両方に沿っていることもあることは認識すべきで
ある。そのような場合には、ロウアドレスおよびカラム
アドレスの両方が適切に変更され、正常動作ロウおよび
正常動作カラムに沿ったある位置へと割り振り直される
ことになる。
【００６４】以上に本発明およびその長所を詳細に説明
したが、添付の請求の範囲によって規定される発明の精
神および範囲から離れることなく、さまざまな変更、代
替および改良がここでなされてもよいことは理解された
い。
【００６５】
【発明の効果】本発明によれば、ある与えられたメモリ
素子の欠陥ロウまたはカラムを、別のメモリ素子の正常
動作ロウまたはカラムと置換することを可能にするメモ
リ素子およびそれに対応づけられたシステムアーキテク
チャを提供することができる。
【図面の簡単な説明】
【図１】本発明の原理を実施するデータ処理システムア
ーキテクチャの高レベル機能ブロック図である。
【図２】本発明の原理によるメモリサブシステムのより
詳細な機能ブロック図である。
【図３】選択された数のメモリセルロウおよびカラムを
含む典型的なメモリセルアレイの機能ブロック図であ
る。
【符号の説明】
１００ システム １０１ ＣＰＵ １０２ ＣＰＵバス １０３ コアロジック １０４ ディスプレイコントローラ １０５ システムメモリ １０６ ＤＡＣ １０７ ディスプレイ １０８ フレームバッファ １１２ アドレスチップ １１４ データチップ １１５ Ｌ２キャッシュ １１６ ローカルバス
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルから構成されるアレイ
    を有する第１のメモリユニットと、 いくつかの冗長セルを含む複数のメモリセルから構成さ
    れるアレイを有する第２のメモリユニットと、 該第１のメモリユニットの該アレイにおける欠陥セルに
    対するアドレスを該第２のメモリユニットに切り替える
    ことによって、該いくつかの冗長セルの中から選択され
    たあるセルへとアクセスするように動作可能である、ク
    ロスバースイッチと、を備えているメモリシステム。
  2. 【請求項２】 前記クロスバースイッチが、前記アドレ
    スを変えることにより前記第２のメモリユニットへと切
    り替えるための新しいアドレスを発生し、それによって
    前記メモリセルの中から選択された前記セルへとアクセ
    スするようにさらに動作可能である、請求項１に記載の
    メモリシステム。
  3. 【請求項３】 前記アレイが、ランダムアクセスメモリ
    セルのアレイを含んでいる、請求項１に記載のメモリシ
    ステム。
  4. 【請求項４】 前記アレイが、読み出し専用メモリセル
    のアレイを含んでいる、請求項１に記載のメモリシステ
    ム。
  5. 【請求項５】 前記メモリユニットが、シングルインラ
    インメモリモジュールとしてパッケージされたダイナミ
    ックランダムアクセスメモリを含んでいる、請求項１に
    記載のメモリシステム。
  6. 【請求項６】 前記クロスバースイッチが、チップセレ
    クト信号を前記第１のメモリユニットから前記第２のメ
    モリユニットへと切り替えるようにさらに動作可能であ
    る、請求項１に記載のメモリシステム。
  7. 【請求項７】 １セットのアドレスによりアドレス指定
    可能であるメモリセルから構成される第１のアレイと、 第１セットのアドレスによりアドレス指定可能である第
    １の数のセルと、第２セットのアドレスによりアドレス
    指定可能である第２の数のセルと、含む複数のメモリセ
    ルから構成される第２のアレイと、 該第１のアレイにおける該複数のセルの中の欠陥セルに
    対するアドレスが受け取られると、該アドレスを該第２
    セットのアドレスの中から選択されたあるアドレスへと
    変換し、該第２セットのアドレスの中から選択された該
    アドレスを切り替えることによって該第２のアレイへと
    アクセスするように動作可能である、プログラマブルな
    クロスバースイッチと、を備えているメモリシステム。
  8. 【請求項８】 前記第２のアレイにおける前記第２の数
    のセルが、冗長セルを含んでいる、請求項７に記載のメ
    モリシステム。
  9. 【請求項９】 前記第２のアレイにおける前記第２の数
    のセルが、冗長メモリセルロウを含んでいる、請求項８
    に記載のメモリシステム。
  10. 【請求項１０】 前記第２のアレイにおける前記第２の
    数のセルが、冗長メモリセルカラムを含んでいる、請求
    項８に記載のメモリシステム。
  11. 【請求項１１】 前記クロスバースイッチが、チップセ
    レクト信号を前記第１のアレイから前記第２のアレイへ
    と切り替えるようにさらに動作可能である、請求項７に
    記載のメモリシステム。
  12. 【請求項１２】 前記第１のアレイおよび前記第２のア
    レイが、別々の集積回路チップ上に製造される、請求項
    ７に記載のメモリシステム。
  13. 【請求項１３】 前記別々のチップが、別々のパッケー
    ジ内に配置される、請求項１２に記載のメモリシステ
    ム。
  14. 【請求項１４】 前記第１のアレイをアドレス指定する
    ための前記１セットのアドレスが、前記第２のアレイに
    おいて前記第１の数のセルをアドレス指定する前記第１
    セットのアドレスと同じである、請求項７に記載のメモ
    リシステム。
  15. 【請求項１５】 複数のメモリユニットであって、それ
    ぞれが、第１セットのアドレスによりアドレス指定可能
    な複数のプライマリメモリセルから構成される複数のロ
    ウおよびカラムと、第２セットのアドレスによりアドレ
    ス指定可能な複数の冗長メモリセルから構成される選択
    された数のロウおよびカラムと、から構成されるアレイ
    を含んでいる、複数のメモリユニットと、 該第１セットのアドレスのうちの第１のアドレスを受け
    取り、該複数のユニットのうちの第１のユニットの該ア
    レイにおけるある欠陥セルをアドレス指定し、第アドレ
    スを該第２セットのアドレス中の第２のアドレスへと変
    換し、該第２のアドレスを該複数のメモリユニットのう
    ちの第２のユニットへと切り替える、プログラマブルな
    クロスバースイッチと、を備えている、メモリシステ
    ム。
  16. 【請求項１６】 前記プログラマブルなクロスバースイ
    ッチが、アクティブなチップセレクト信号を前記複数の
    メモリユニット中の前記第２のメモリユニットに与える
    ことによって、アクセスすべき該第２のメモリユニット
    を選択するようにさらに動作可能である、請求項１５に
    記載のメモリシステム。
  17. 【請求項１７】 前記第２のメモリユニットをアクティ
    ブサイクル中に動作させるタイミングおよび制御信号を
    供給するメモリ制御回路をさらに備えている、請求項１
    ５に記載のメモリシステム。
  18. 【請求項１８】 前記メモリ制御回路がコアロジックを
    含んでいる、請求項１７に記載のメモリシステム。
  19. 【請求項１９】 前記メモリ制御回路がメモリコントロ
    ーラを含んでいる、請求項１７に記載のメモリシステ
    ム。
  20. 【請求項２０】 前記複数のメモリユニットが、ダイナ
    ミックランダムアクセスメモリ素子を含んでいる、請求
    項１７に記載のメモリシステム。
  21. 【請求項２１】 前記複数のメモリユニットが、ダイナ
    ミックランダムアクセスメモリ・シングルインライン・
    メモリモジュールを含んでいる、請求項１７に記載のメ
    モリシステム。
  22. 【請求項２２】 メモリセルの置換をおこなう方法であ
    って、 第１のメモリセルアレイにおける欠陥セルのグループに
    対するアドレスを識別するステップと、 第２のメモリセルアレイにおける利用可能な冗長セルの
    グループを識別するステップであって、該利用可能な冗
    長セルがアドレスを有している、ステップと、 該第１のアレイにおける該欠陥セルのグループに対する
    該アドレスを、該第２のアレイにおける該利用可能な冗
    長セルの該アドレスに変換するステップと、 クロスバースイッチを介して、該利用可能な冗長セルの
    該アドレスを切り替えることによって、該利用可能な冗
    長セルにアクセスするステップと、を含んでいる、方
    法。
  23. 【請求項２３】 前記第１のアレイ内の少なくとももう
    １つの欠陥セルのグループを、該第１のアレイ内の正常
    動作セルと置換するステップをさらに含んでいる、請求
    項２２に記載の方法。
  24. 【請求項２４】 前記第２のアレイ内の欠陥セルのグル
    ープを、前記第１のセルアレイ内の正常動作セルと置換
    するステップをさらに含んでいる、請求項２２に記載の
    方法。
  25. 【請求項２５】 前記変換するステップが、前記受け取
    られたアドレスの少なくとも１つの最下位ビットを変え
    るサブステップを含んでいる、請求項２２に記載の方
    法。
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