KR19980020792A - 시스템 콘트롤러의 메모리 제어회로 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야

시스템 콘트롤러에 있어서 메모리를 제어하는 회로에 관한 것이다.

나. 발명이 해결하고자 하는 기술적 과제

회로 구성을 변경하지 않고서도 여러 종류의 램을 간단히 교체하여 선택적으로 사용할 수 있는 메모리 제어회로를 제공한다.

다. 발명의 해결방법의 요지

램 어드레스영역에 대하여 미리 설정된 램의 종류들 각각에 대응하는 메모리 제어모드로 한가지씩 순차적으로 시험하여 현재 장착된 램 종류를 확인하고, 확인된 램에 대응하는 메모리 제어모드로 메모리 제어를 한다.

라. 발명의 중요한 용도

메모리에 대한 시스템 콘트롤러의 가변성을 향상시키는데 이용한다.

Description

시스템 콘트롤러의 메모리 제어회로

본 발명은 시스템 콘트롤러(system controller)에 관한 것으로, 특히 메모리를 제어하는 회로에 관한 것이다.

통상적으로 각종 시스템에 있어서 주제어장치로서 사용되는 시스템 콘트롤러는 시스템 콘트롤러내의 중앙처리장치(Central Processing Unit: 이하 CPU라 함)나 해당 시스템의 동작에 필요한 각종 데이터의 저장공간으로서 램(RAM: Random Access Memory)을 사용하고 있다. 이러한 램은 스택 영역(stack area), 워킹 영역(working area), 임시저장공간 등과 같은 저장공간으로 사용된다.

한편 램을 제어하기 위한 종래의 메모리 제어시스템은 동일한 어드레스영역은 한 종류의 메모리만을 사용할 수 있도록 되어 있었다. 이에따라 처음에 전체 시스템 설계시 사용할 램의 종류를 결정하고, 결정한 램의 종류에 따라 시스템을 구성하여야만 하였었다. 통상적으로 사용되는 램의 종류는 SRAM(Static RAM), DRAM(Dynamic RAM), 의사(Pseudo) SRAM 등이 있다.

따라서 일단 시스템 콘트롤러의 설계가 완료된 후 메모리의 종류를 변경할 필요가 있는 경우에는 전체 시스템을 다시 설계하여야하만 하였었다. 또한 DRAM을 제어하는 회로를 내장하는 시스템 콘트롤러를 채용하는 경우에는 다른 어드레스영역의 롬(ROM: Read Only Memory)이나 SRAM을 위한 어드레스 라인과 DRAM용 어드레스 라인을 분리해서 사용해야한다. 이에따라 보다 많은 수의 핀(pin)을 갖는 패키지(package)를 사용하여야만 하였었다.

상술한 바와 같이 종래에는 시스템 콘트롤러의 설계가 완료된 후 메모리의 종류를 변경할 필요가 있는 경우에는 전체 시스템을 다시 설계하여야하는 문제점이 있었다. 또한 DRAM을 제어하는 회로를 내장하는 시스템 콘트롤러를 채용하는 경우에는 다른 어드레스영역의 롬이나 SRAM을 위한 어드레스 라인과 DRAM용 어드레스 라인을 분리해서 사용해야함에 따라 보다 많은 수의 핀을 갖는 패키지를 사용하여야 하는 문제점이 있었다.

따라서 본 발명의 목적은 회로 구성을 변경하지 않고서도 여러 종류의 램을 간단히 교체하여 선택적으로 사용할 수 있는 메모리 제어회로를 제공함에 있다.

본 발명의 다른 목적은 DRAM 제어회로를 내장하는 시스템 콘트롤러에 있어서 핀의 갯수를 감소시킬 수 있는 메모리 제어회로를 제공함에 있다.

도 1은 본 발명의 실시예에 따른 메모리 제어회로도,

도 2는 본 발명의 실시예에 따른 흐름도.

상술한 목적들을 달성하기 위한 본 발명은 램 어드레스영역에 대하여 미리 설정된 램의 종류들 각각에 대응하는 메모리 제어모드로 한가지씩 순차적으로 시험하여 현재 장착된 램 종류를 확인하고, 확인된 램에 대응하는 메모리 제어모드로 메모리 제어함을 특징으로 한다.

이하 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서 구체적인 회로 구성, 동작 타이밍 등과 같은 많은 특정상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나고 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명한 것이다. 그리고 본 발명의 요지를 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 1은 본 발명의 실시예에 따른 메모리 제어회로도를 보인 것으로, 편의상 램들, 즉 SRAM(24), DRAM(26), 의사 SRAM(28)이 모두 CPU(10)에 의해 액세스(access)되도록 접속된 상태를 보였다. 그러나 실제로는 SRAM(24), DRAM(26), 의사 SRAM(28)중에 어느 한가지 또는 두가지의 램만이 접속될 수도 있을 것이다. 그리고 롬(30)은 통상적인 경우와 마찬가지로 CPU(10)의 프로그램 및 각종 설정값들을 저장한다.

CPU(10)는 상기와 같이 설정된 램 종류들중 하나에 대응하는 메모리 제어모드를 선택한후, 램 어드레스영역에 대해 리드시험을 하여 해당 어드레스영역의 램 종류를 확인한다. 상기 리드시험은 일정한 시험값을 램 어드레스영역에 라이트하고 다시 리드하여 라이트값과 리드값의 동일 여부를 비교하는 것을 말한다. 이러한 리드시험에 의해 램의 종류가 확인되면, 해당 램에 대응하는 메모리 제어모드로 메모리 제어를 한다. 본 발명의 실시예에 있어서 램에 대한 메모리 제어모드는 SRAM 모드 또는 DRAM 모드 중 어느 하나로 설정한다. 다만 SRAM 모드인 경우에는 일반적인 SRAM 제어신호 이외에 리프레쉬(refresh)신호를 발생시켜준다. 이는 의사 SRAM(26)은 통상적으로 SRAM(24)과 동일한 제어신호 이외에 리프레쉬신호가 필요하므로 SRAM 모드일때 리프레쉬신호를 발생시켜주면 SRAM(24)이나 의사 SRAM(26)중에 어느 것이나 사용 가능하게 된다.

상기 메모리 제어모드는 CPU(10)가 제어 레지스터(14)에 램종류 선택데이터 SEL_RAM을 라이트함으로써 설정된다. 이때 CPU(10)의 데이터버스에 접속된 제어 레지스터(14)는 CPU(10)의 메모리 제어모드 선택에 따른 램종류 선택데이터 SEL_RAM을 디코딩 로직(decoding logic)(12)의 저장클럭 LCK에 의해 저장한다. 상기 디코딩 로직(12)은 CPU(10)의 어드레스를 디코딩하여 저장클럭 LCK과 램 영역신호 RAM_AREA를 발생하며, 롬(30)에 대한 칩선택을 위한 롬선택신호 ROM_CS를 발생한다.

그리고 메모리 제어신호 발생기(16)는 제어 레지스터(14)의 램종류 선택데이터 SEL_RAM에 따른 메모리 제어모드에 대응하는 통상적인 메모리 제어신호들을 CPU(10)의 제어신호 RD, WR, CLK에 따라 발생한다. 이때 메모리 제어신호들은 통상적인 경우와 마찬가지로 DRAM_MUX, RAMCS, RECAS, WE, MOE 등이 발생된다. 상기 CPU(10)의 제어신호중에 RD는 리드신호이고, WR은 라이트신호이며, CLK는 동작클럭이다. 그리고 메모리 제어신호들중에 DRAM_MUX는 DRAM 다중화신호이고, RAMCS는 램선택 또는 RAS(Row Address Strobe)신호이며, RECAS는 리프레쉬 또는 CAS(Column Address Strobe)신호이며, WE는 라이트 인에이블신호이며, MOE는 출력 인에이블신호이다. 이때 SRAM(24)에는 RAMCS, WE, MOE가 인가되고, 의사 SRAM(26)과 DRAM(28)에는 RAMCS, WE, MOE, RECAS가 인가되며, 롬(30)에는 ROM_CS, MOE가 인가된다. 또한 메모리 제어신호 발생기(16)는 메모리 제어모드가 SRAM 모드일때 리프레쉬 신호, 즉 RECAS를 발생하여 SRAM(24) 또는 의사 SRAM(26)에 인가한다.

상기와 같은 상태에서 어드레스 제어부(18)는 제어 레지스터(14)의 램종류 선택데이터 SEL_RAM에 따른 메모리 제어모드에 대응되게 CPU(10)의 어드레스를 램에 인가한다. 즉, CPU(10)의 데이터버스는 SRAM(24), 의사 SRAM(26), DRAM(28), 롬(30)에 직접 연결되는 반면에, 어드레스버스는 어드레스 제어부(18)를 거쳐 SRAM(24), 의사 SRAM(26), DRAM(28), 롬(30)에 연결된다. 이때 어드레스 제어부(18)는 메모리 제어모드가 SRAM 모드일때 CPU(10)의 어드레스를 그대로 램에 인가한다. 이와 반면에 메모리 제어모드가 DRAM 모드일때 어드레스 제어부(18)는 메모리 제어신호 발생기(16)로부터 발생되는 DRAM_MUX에 따라 CPU(10)의 상,하위 어드레스를 다중화하여 램에 인가한다. 상기 DRAM_MUX신호는 동일한 어드레스 라인에 RAS신호가 액티브시에는 로우 어드레스가 실리고 CAS신호가 액티브시에는 컬럼 어드레스가 실리도록 제어하기 위한 신호이다.

이러한 어드레스 제어부(18)는 제어 멀티플렉서(20)와 어드레스 멀티플렉서(22)로 구성한다. 제어 멀티플렉서(20)는 두개의 입력, 즉 접지 논리레벨과 DRAM_MUX중 하나를 램종류 선택데이터 SEL_RAM에 따라 선택하여 출력한다. 그러면 어드레스 멀티플렉서(22)는 CPU(10)의 상,하위 어드레스중 하나를 제어 멀티플렉서(20)의 출력에 따라 선택하여 출력한다. 이때 CPU(10)의 상위 어드레스는 그대로 램에 인가되고, 어드레스 멀티플렉서(22)의 출력 어드레스는 하위 어드레스로서 램에 인가된다. 이는 SRAM 모드인 경우에는 CPU(10)의 상위 어드레스가 컬럼(column) 어드레스로 SRAM(24) 또는 의사 SRAM(26)에 인가되고 CPU(10)의 하위 어드레스가 로우(row) 어드레스로 SRAM(24) 또는 의사 SRAM(26)에 인가되며, DRAM 모드인 경우 컬럼 어드레스와 로우 어드레스가 다중화되어 DRAM(28)에 인가되어야 하기 때문이다.

이제 램 어드레스영역에 장착되는 램의 종류를 상기한 메모리 제어회로에 의해 확인하여 메모리 제어를 하기 위한 CPU(10)의 본 발명의 실시예에 따른 흐름도를 보인 도 2를 참조하면, 전원이 온되면 (200)단계에서 CPU(10)에 의해 도 1의 회로가 초기화된다. 초기화 이후 CPU(10)는 (202)단계에서 제어 레지스터(14)를 SRAM 모드로 셋트한다. 그러면 제어 레지스터(14)의 출력인 램종류 선택데이터 SEL_RAM은 SRAM 모드로 설정되며, 그에따라 제어 멀티플렉서(20)에 의해 어드레스 멀티플렉서(22)의 출력이 항상 로우 어드레스가 된다. 또한 램종류 선택데이터 SEL_RAM은 메모리 제어신호 발생기(16)에 입력된다. 이에따라 메모리에 대한 리드/라이트 동작시, 메모리 제어신호 발생기(16)의 출력신호들이 입력 CLK에 동기되어 SRAM(24) 또는 의사 SRAM(26)에 적합하게 발생된다.

이러한 상태에서 CPU(10)는 (204)∼(208)단계에서 SRAM 어드레스영역에 일정한 시험값을 라이트한후 동일한 어드레스영역으로부터 다시 그 값을 리드하여 비교한다. 이때 만일 시스템에 SRAM(24)이 장착되어 있으면 라이트값과 리드값이 같을 것이다. 그러면 CPU(10)는 (210)단계에서 제어 레지스터(14)의 값을 SRAM 모드로 확정시킨후 다른 동작을 실행한다. 이에따라 이후부터는 SRAM 모드로 SRAM(24) 또는 의사 SRAM(26)에 대한 메모리 제어가 이루어진다.

그러나 이와달리 시스템에 DRAM(26)이 장착되어 있으면 정상적인 라이트동작이 실행되지 못하므로 동일한 어드레스영역으로부터 다시 값을 리드하면 라이트값과 서로 다를 것이다. 그러면 CPU(10)는 (212)단계에서 제어 레지스터(14)를 DRAM 모드로 셋트한다. 그러면 제어 레지스터(14)의 출력인 램종류 선택데이터 SEL_RAM은 DRAM 모드로 설정되며, 그에따라 제어 멀티플렉서(20)에 출력은 DRAM_MUX가 된다. 그러므로 어드레스 멀티플렉서(22)의 출력은 DRAM_MUX에 의해 CPU(10)로부터 발생되는 컬럼 어드레스와 로우 어드레스가 다중화된다. 또한 램종류 선택데이터 SEL_RAM은 메모리 제어신호 발생기(16)에 입력된다. 이에따라 메모리에 대한 리드/라이트 동작시, 메모리 제어신호 발생기(16)의 출력신호들이 입력 CLK에 동기되어 DRAM(24)에 적합하게 발생된다.

이러한 상태에서 CPU(10)는 (214)∼(218)단계에서 DRAM 어드레스영역에 일정한 시험값을 라이트한후 동일한 어드레스영역으로부터 다시 그 값을 리드하여 비교한다. 이때 만일 시스템에 DRAM(24)이 장착되어 있으면 라이트값과 리드값이 같을 것이다. 그러면 CPU(10)는 (220)단계에서 제어 레지스터(14)의 값을 DRAM 모드로 확정시킨후 다른 동작을 실행한다. 이에따라 이후부터는 DRAM 모드로 DRAM(28)에 대한 메모리 제어가 이루어진다. 그러나 이때에도 라이트값과 리드값이 서로 다르면, RAM 자체에 문제가 있거나 접속 불량인 경우이므로 CPU(12)는 통상적인 에러 처리를 한다. 이때 CPU(10)는 예를들어 램 에러를 알리는 에러 메세지를 시스템의 디스플레이장치(도시하지 않았음)를 통해 사용자에게 출력한다.

따라서 회로 구성을 변경하지 않고서도 여러 종류의 램을 간단히 교체하여 선택적으로 사용할 수 있게 된다. 또한 DRAM(28)용 어드레스 라인을 따로 분리하지 않고 어드레스 제어부(18)에 의해 다른 메모리와 공용할 수 있도록 함으로써 핀의 갯수를 감소시킬 수 있게 된다.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나 여러가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 특히 본 발명의 실시예에서는 램의 종류로서 SRAM, DRAM, 의사 SRAM 등 3가지만을 적용하는 것을 예시하였으나, 이외의 메모리를 사용하는 경우에도 동일하게 적용될 수 있다. 다만 이러한 경우 해당 메모리에 적합한 메모리 제어신호를 발생시킴과 아울러 필요하다면 어드레스 제어를 대응되게 변경하면 된다. 또한 전원이 온될때마다 램 종류를 확인하는 것을 예시하였으나, 본 발명이 채용되는 시스템에 있어서 별도의 키입력에 의해 확인하도록 할 수도 있다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허 청구의 범위와 특허 청구의 범위의 균등한 것에 의해 정하여져야 한다.

상술한 바와 같이 본 발명은 시스템 설계시 램 종류의 제약이 없어지므로 설계의 가변성을 높일 수 있고, 그에따라 설계 비용을 절감할 수 있으며 시장상황에 따라 수급이 용이하고 저가의 램을 사용할 수 있으므로 가격을 절감할 수 있는 잇점이 있다. 또한 DRAM 제어회로를 내장하는 시스템 콘트롤러에 있어서 보다 적은 수의 핀으로 모든 종류의 램을 구동할 수 있으므로 시스템 콘트롤러의 패키지 가격을 절감할 수 있다.

Claims (16)

1. 각종 램을 선택적으로 사용하기 위한 시스템 콘트롤러의 메모리 제어회로에 있어서,

   램 어드레스영역에 대하여 미리 설정된 램의 종류들 각각에 대응하는 메모리 제어모드로 한가지씩 순차적으로 시험하여 해당 어드레스영역의 램 종류를 확인하고, 확인된 램에 대응하는 메모리 제어모드로 메모리 제어함을 특징으로 하는 메모리 제어회로.
2. 제1항에 있어서, 상기 회로가, 상기 각 메모리 제어모드마다 상기 램 어드레스영역에 대한 리드시험을 하여 상기 램의 종류를 확인함을 특징으로 하는 메모리 제어회로.
3. 제2항에 있어서, 상기 리드시험이, 미리 설정된 상기 램 어드레스영역에 시험값을 라이트 및 리드하고 라이트값과 리드값의 동일 여부를 비교함을 특징으로 하는 메모리 제어회로.
4. 제3항에 있어서, 상기 라이트값과 리드값이 서로 동일할 경우 상기 램의 종류가 해당 메모리 제어모드에 대응하는 램인 것으로 확인함을 특징으로 하는 메모리 제어회로.
5. 제4항에 있어서, 상기 라이트값과 리드값이 서로 다를 경우 상기 메모리 제어모드를 다른 램 종류에 대응하는 메모리 제어모드로 변경하여 다시 상기 램 종류를 확인함을 특징으로 하는 메모리 제어회로.
6. 제5항에 있어서, 상기 메모리 제어모드를 상기 설정된 램 종류들 모두에 대응되게 변경하여 시험을 완료하였을 때까지 상기 라이트값과 리드값이 서로 다를 경우 램 에러처리함을 특징으로 하는 메모리 제어회로.
7. 제6항에 있어서, 상기 메모리 제어모드가, SRAM 및 의사 SRAM과 DRAM 중 어느 하나의 메모리 제어모드임을 특징으로 하는 메모리 제어회로.
8. 제7항에 있어서, 상기 램 종류 확인이, 전원이 온될때마다 이루어짐을 특징으로 하는 메모리 제어회로.
9. 각종 램을 선택적으로 사용하기 위한 시스템 콘트롤러의 메모리 제어회로에 있어서,

   상기 램 종류들중 하나에 대응하는 메모리 제어모드를 선택한후, 램 어드레스영역에 대해 리드시험을 하여 해당 어드레스영역의 램 종류를 확인하며, 확인된 램에 대응하는 메모리 제어모드로 메모리 제어하는 중앙처리장치와,

   상기 중앙처리장치의 어드레스를 디코딩하여 저장클럭과 램 영역신호를 발생하는 디코딩 로직과,

   상기 중앙처리장치의 메모리 제어모드 선택에 따른 램종류 선택데이터를 상기 저장클럭에 의해 저장하는 제어 레지스터와,

   상기 제어 레지스터의 램종류 선택데이터에 따른 메모리 제어모드와 상기 램 영역신호에 대응하는 메모리 제어신호들을 상기 중앙처리장치의 제어신호에 따라 발생하여 상기 램에 인가하는 메모리 제어신호 발생기와,

   상기 제어 레지스터의 램종류 선택데이터에 따른 메모리 제어모드에 대응되게 상기 중앙처리장치의 어드레스를 상기 램에 인가하는 어드레스 제어부를 구비함을 특징으로 하는 메모리 제어회로.
10. 제9항에 있어서, 상기 어드레스 제어부가, 상기 메모리 제어모드가 SRAM 모드일때 상기 중앙처리장치의 어드레스를 그대로 상기 램에 인가하고, DRAM 모드일때 상기 메모리 제어신호 발생기로부터 발생되는 다중화신호에 따라 상기 중앙처리장치의 상,하위 어드레스를 다중화하여 상기 램에 인가함을 특징으로 하는 메모리 제어회로.
11. 제10항에 있어서, 상기 메모리 제어신호 발생기가, SRAM 모드일때 리프레쉬 신호를 발생하여 상기 램에 인가하는 것을 특징으로 하는 메모리 제어회로.
12. 제11항에 있어서, 상기 리드시험이, 미리 설정된 시험값을 상기 램 어드레스영역에 라이트 및 리드하고 라이트값과 리드값의 동일 여부를 비교함을 특징으로 하는 메모리 제어회로.
13. 제12항에 있어서, 상기 중앙처리장치가, 상기 라이트값과 리드값이 서로 동일할 경우 상기 램 종류가 해당 메모리 제어모드에 대응하는 램인 것으로 확인함을 특징으로 하는 메모리 제어회로.
14. 제13항에 있어서, 상기 중앙처리장치가, 상기 라이트값과 리드값이 서로 다를 경우 상기 메모리 제어모드를 다른 램 종류에 대응하는 메모리 제어모드로 변경하여 다시 상기 램 종류를 확인함을 특징으로 하는 메모리 제어회로.
15. 제14항에 있어서, 상기 중앙처리장치가, 상기 메모리 제어모드를 상기 설정된 램 종류들 모두에 대응되게 변경하여 시험을 완료하였을 때까지 상기 라이트값과 리드값이 서로 다를 경우 램 에러처리함을 특징으로 하는 메모리 제어회로.
16. 제15항에 있어서, 상기 중앙처리장치가, 전원이 온될때마다 상기 램 종류를 확인함을 특징으로 하는 메모리 제어회로.