JP4447533B2 - 不良ビットを救済する半導体メモリ - Google Patents
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Description
複数のメモリセルを有する通常セルアレイと,入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し,前記選択されたメモリセルに対してアクセス動作が行われるメモリユニットと,
前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と,
前記通常セルアレイ内の置換ビットに対応する置換アドレスを記憶する置換アドレス記憶部とを有し,
前記メモリユニットに供給される供給アドレスが前記不良アドレスと一致するとき,当該供給アドレスに代えて前記置換アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。
前記供給アドレスが前記置換アドレスと一致するとき,当該供給アドレスに代えて前記不良アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは,半導体メモリに記憶されるデータの種類を基にして実用上不良の存在が許容されるデータが記憶されるメモリセルのアドレスから選択されることを特徴とする半導体メモリ。
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは,前記通常セルアレイ内のデータが書き込まれていないメモリセルのアドレスから選択されることを特徴とする半導体メモリ。
さらに,半導体メモリへの書き込み動作時にアクセスされる入力アドレスを監視し,書き込みが行われなかったアドレスを前記置換アドレスに設定する置換アドレス設定ユニットを有することを特徴とする半導体メモリ。
前記置換アドレス設定ユニットは,前記半導体メモリへのデータのダウンロード動作時に書き込みが行われなかったメモリセルのアドレスを検出し,当該検出されたアドレスを前記置換アドレス記憶部に記憶させることを特徴とする半導体メモリ。
前記メモリユニットは,入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しを行い,
半導体メモリは,さらに,前記不良アドレスによる書き込みデータ及び読み出しデータについて,不良ビットとそれ以外の所定ビットとを交換するビット交換回路を有することを特徴とする半導体メモリ。
前記所定ビットは,最下位ビットである半導体メモリ。
さらに,前記供給アドレスに代えて,前記置換アドレスまたは不良アドレスを選択して前記メモリユニットの供給するセレクタを有することを特徴とする半導体メモリ。
さらに,前記供給アドレスと不良アドレスの一致を検出する第1の比較器と,前記供給アドレスと置換アドレスの一致を検出する第2の比較器とを有し,前記セレクタは,前記第1の比較器が一致を検出するとき前記置換アドレスを選択し,前記第2の比較器が一致を検出するとき前記不良アドレスを選択することを特徴とする半導体メモリ。
さらに,前記メモリユニットの動作試験を行って不良ビットのアドレスを検出する試験回路を有することを特徴とする半導体メモリ。
複数のメモリセルを有する通常セルアレイと,入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し,前記選択されたメモリセルに対してアクセス動作が行われ前記入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しが行われるメモリユニットと,
前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と,
前記不良アドレスに基づく書き込みデータ及び読み出しデータについて,不良ビットとそれ以外の所定ビットとを交換するビット交換回路とを有することを特徴とする半導体メモリ。
前記所定ビットは,最下位ビットである半導体メモリ。
CA:通常セルアレイ ADD−DEC:デコーダ
10:メモリ制御回路 RG1:不良アドレスレジスタ
RG2:置換アドレスレジスタ COMP:比較器 Sel:セレクタ
Claims (9)
- 半導体メモリにおいて,
複数のメモリセルを有する通常セルアレイと,入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し,前記選択されたメモリセルに対してアクセス動作が行われるメモリユニットと,
前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と,
前記通常セルアレイ内の置換ビットに対応する置換アドレスを記憶する置換アドレス記憶部と
半導体メモリへの書き込み動作時にアクセスされる入力アドレスを監視し,書き込みが行われなかったアドレスを前記置換アドレスに設定する置換アドレス設定ユニットを有し,
前記メモリユニットに供給される供給アドレスが前記不良アドレスと一致するとき,当該供給アドレスに代えて前記置換アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。 - 請求項1において,
前記供給アドレスが前記置換アドレスと一致するとき,当該供給アドレスに代えて前記不良アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。 - 請求項1において,
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは,半導体メモリに記憶されるデータの種類を基にして実用上不良の存在が許容されるデータが記憶されるメモリセルのアドレスから選択されることを特徴とする半導体メモリ。 - 請求項1において,
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは,前記通常セルアレイ内のデータが書き込まれていないメモリセルのアドレスから選択されることを特徴とする半導体メモリ。 - 請求項1において,
前記置換アドレス設定ユニットは,前記半導体メモリへのデータのダウンロード動作時に書き込みが行われなかったメモリセルのアドレスを検出し,当該検出されたアドレスを前記置換アドレス記憶部に記憶させることを特徴とする半導体メモリ。 - 請求項1において,
前記メモリユニットは,入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しを行い,
半導体メモリは,さらに,前記不良アドレスによる書き込みデータ及び読み出しデータについて,不良ビットとそれ以外の所定ビットとを交換するビット交換回路を有することを特徴とする半導体メモリ。 - 請求項6において,
前記所定ビットは,最下位ビットである半導体メモリ。 - 請求項2において,
さらに,前記供給アドレスに代えて,前記置換アドレスまたは不良アドレスを選択して前記メモリユニットの供給するセレクタを有することを特徴とする半導体メモリ。 - 請求項8において,
さらに,前記供給アドレスと不良アドレスの一致を検出する第1の比較器と,前記供給アドレスと置換アドレスの一致を検出する第2の比較器とを有し,前記セレクタは,前記第1の比較器が一致を検出するとき前記置換アドレスを選択し,前記第2の比較器が一致を検出するとき前記不良アドレスを選択することを特徴とする半導体メモリ。
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