KR970023398A - 반도체 메모리장치의 데이타라인의 구조 및 그 배치방법 - Google Patents

반도체 메모리장치의 데이타라인의 구조 및 그 배치방법 Download PDF

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KR970023398A
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명의 메모리셀 어레이가 둘이상의 메모리뱅크로 분할되고 상기 메모리뱅크가 다수의 메모리블럭으로 나뉘어진 반도체 메모리장치의 데이타라인구조 및 그 배치방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 경우 한번의 사이클동안 입출력되는 데이타비트수만큼의 데이타라인쌍이 필요하였다. 이러한 데이타라인쌍은 칩면적에 상당한 면적을 차지하게 되므로 반도체 메모리장치의 고집적화에 불리하였다.
3. 발명의 해결방법의 요지
본 발명에서는 인접하는 메모리뱅크들이 동일데이타라인쌍을 공유하도록 하여 상기 데이타라인쌍수를 반으로 줄일 수 있게 되었다.
4. 발명의 중요한 용도
고집적 반도체 메모리장치.

Description

반도체 메모리장치의 데이타라인의 구조 및 그 배치방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 데이타라인의 구성방법을 보여주는 도면,
제3도는 제1도의 입출력라인과 데이타라인의 접속관계를 보여주는 도면.

Claims (6)

  1. 메모리블럭단위로 나뉘어진 메모리뱅크와, 적어도 둘이상의 메모리뱅크로 분할된 메모리셀 어레이를 구비하는 반도체 메모리장치에 있어서, 제1메모리뱅크에 있는 소정부분에 메모리블럭과 인접하는 제2메모리뱅크에 있는 소정부분의 메모리블럭이 공통으로 접속되는 제1데이타라인쌍과, 제1메모리뱅크에 있는 나머지부분의 메모리블럭과 인접하는 제2메모리뱅크에 있는 나머지부분의 메모리블럭이 공통으로 접속되는 제2데이타라인쌍을 구비함을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2메모리뱅크와 제1 및 제2데이타라인쌍이 연속적으로 형성됨을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 소정부분이 상기 메모리뱅크의 반에 해당됨을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 메모리뱅크가 배타적으로 활성화됨을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 메모리블럭이 짝수단위로 활성화됨을 특징으로 하는 반도체 메모리장치.
  6. 다수의 메모리셀들로 구성된 메모리블럭들이 다수개 형성되어 이루어지는 메모리뱅크와, 상기 메모리뱅크가 소정갯수 모여 이루어지는 메모리셀어레이를 구비하고 상기 메모리뱅크들은 배타적으로 활성화되고 한번의 사이클동안 적어도 둘이상의 메모리블럭들이 활성화되는 반도체 메모리장치의 데이타라인 배치방법에 있어서, 제1메모리뱅크에 있는 소정부분에 메모리블럭과 인접하는 제2메모리뱅크에 있는 소정부분의 메모리블럭을 제1데이타라인쌍의 공통으로 접속하는 제1단계와, 제1메모리뱅크에 있는 나머지부분의 메모리블럭과 인접하는 제2메모리뱅크에 있는 나머지부분의 메모리블럭을 제2데이타라인쌍에 공통으로 접속하는 제2단계로 이루어짐을 특징으로 하는 반도체 메모리장치의 데이타라인 배치방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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