JPS6028242A - 多層配線構造 - Google Patents
多層配線構造Info
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- JPS6028242A JPS6028242A JP13580983A JP13580983A JPS6028242A JP S6028242 A JPS6028242 A JP S6028242A JP 13580983 A JP13580983 A JP 13580983A JP 13580983 A JP13580983 A JP 13580983A JP S6028242 A JPS6028242 A JP S6028242A
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- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 12
- 239000010410 layer Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
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- 230000001771 impaired effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、配線技術さらには多層構造を有する配線形成
忙適用して特に有効な技術に関するもので、たとえば、
半導体装置における多層配線形成に利用して有効な技術
に関するものである。
忙適用して特に有効な技術に関するもので、たとえば、
半導体装置における多層配線形成に利用して有効な技術
に関するものである。
予め所定の配置にレイアウトされたトランジスタ素子か
らなり、ＡＮＤゲート、ＯＲゲートなどの小規模の単位
ゲート機能を含むものを基本セル（単位セル）としてＬ
Ｓ Ｉ （Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅ−ｇｒ
ａｔｉｏｎ）上に所望の論理を構成するゲートアレイＬ
ＳＩが知られている。
らなり、ＡＮＤゲート、ＯＲゲートなどの小規模の単位
ゲート機能を含むものを基本セル（単位セル）としてＬ
Ｓ Ｉ （Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅ−ｇｒ
ａｔｉｏｎ）上に所望の論理を構成するゲートアレイＬ
ＳＩが知られている。
このゲートアレイＬＳＩにおいては、列状に並ぶ基本セ
ル列間の領域（以下、チャンネル領域と称する）を配線
領域として使用しており、この基本セルと配線の設計は
、電子計算機による自動設計（以下、単に自動設計と称
する）でなされている（雑誌電子技術第２２巻第４号１
３３Ｐ〜１４０Ｐ）。
ル列間の領域（以下、チャンネル領域と称する）を配線
領域として使用しており、この基本セルと配線の設計は
、電子計算機による自動設計（以下、単に自動設計と称
する）でなされている（雑誌電子技術第２２巻第４号１
３３Ｐ〜１４０Ｐ）。
この自動設計による配線方式としては、基本セル列が配
列される方向とそれとは直交する方向に格子状に配線予
定領域を設け、単位セルから引き出される配線を自動設
計により、配線予定領域上に配線位置を決定する方式が
考えられる。この場合、前記配線は多層構造を有し、基
本セル列方向とその直交方向は異層の導電層で形成する
。しかし、この方式によってもチャネル領域内の配線さ
れるべき配線な完全に配線することはできず、配線出来
ない未配線をチャネル領域内に残すことが多い。この未
配線は自動設計後に人手で行なわざるを得ない。配線さ
れるべき全配線本数に対して自動設計によって配線する
ことが出来る配線の率を自動配線率と呼ぶが、この自動
配線率を高める配線条件が、どのようなものであるかの
知見は、かつて得ることが出来なかった。
列される方向とそれとは直交する方向に格子状に配線予
定領域を設け、単位セルから引き出される配線を自動設
計により、配線予定領域上に配線位置を決定する方式が
考えられる。この場合、前記配線は多層構造を有し、基
本セル列方向とその直交方向は異層の導電層で形成する
。しかし、この方式によってもチャネル領域内の配線さ
れるべき配線な完全に配線することはできず、配線出来
ない未配線をチャネル領域内に残すことが多い。この未
配線は自動設計後に人手で行なわざるを得ない。配線さ
れるべき全配線本数に対して自動設計によって配線する
ことが出来る配線の率を自動配線率と呼ぶが、この自動
配線率を高める配線条件が、どのようなものであるかの
知見は、かつて得ることが出来なかった。
近年の多品種少量生産を行なう上では、配線設計工数を
少なくするためにも、自動配線率を最も高める条件を決
定する必要があった。
少なくするためにも、自動配線率を最も高める条件を決
定する必要があった。
〔発明の目的〕
本発明は、多層構造を有する配線構造において自動配線
率が最も高く、配線工数の少ない配線形成技術を提供す
ることにある。
率が最も高く、配線工数の少ない配線形成技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を説明すれば下記のとおりである。
を説明すれば下記のとおりである。
配線を取り出す端子の列が、並行に並んでおり、前記端
子列の間の領域に、端子列の並ぶ同一方向とそれに直交
する方向に格子状に、対抗する個々の端子をむすぶ配線
の配線予定領域が存在するたとえばゲートアレイＬＳＩ
のチャネル領域等において、端子列と同一方向に延びる
横方向配線とそれと直交する縦方向配線とは異なる層に
形成されており、対抗する端子列上の端子をつなぐ一配
線方向を変更する前記配線予定領域の格子点においテス
ルーホールを形成している場合、スルーホールを形成し
た格子点の隣接する格子点に他の配線（７）Ｘルー＊−
ルを形成するか否か（以下、スルーホール条件という）
に、自動配線率が依存していることを本発明者は発見し
た。特にスルーホールが形成された配線予定領域の格子
点に隣接する縦方向の格子点を、スルーホール禁止領域
とした場合、最高の自動配線率が得られ、配線工数が減
少させることができる。
子列の間の領域に、端子列の並ぶ同一方向とそれに直交
する方向に格子状に、対抗する個々の端子をむすぶ配線
の配線予定領域が存在するたとえばゲートアレイＬＳＩ
のチャネル領域等において、端子列と同一方向に延びる
横方向配線とそれと直交する縦方向配線とは異なる層に
形成されており、対抗する端子列上の端子をつなぐ一配
線方向を変更する前記配線予定領域の格子点においテス
ルーホールを形成している場合、スルーホールを形成し
た格子点の隣接する格子点に他の配線（７）Ｘルー＊−
ルを形成するか否か（以下、スルーホール条件という）
に、自動配線率が依存していることを本発明者は発見し
た。特にスルーホールが形成された配線予定領域の格子
点に隣接する縦方向の格子点を、スルーホール禁止領域
とした場合、最高の自動配線率が得られ、配線工数が減
少させることができる。
第１図は、本発明を適用したゲートアレイＬＳＩの平面
図、第２図は各種のスルーホール条件を示す模式図、第
３図（ａ）は、従来技術におけるスルーホール形成領域
の平面図、第３図（ｂ）は、本発明を適用した場合のス
ルーホール形成領域の平面図である。
図、第２図は各種のスルーホール条件を示す模式図、第
３図（ａ）は、従来技術におけるスルーホール形成領域
の平面図、第３図（ｂ）は、本発明を適用した場合のス
ルーホール形成領域の平面図である。
第１図において、半導体チップ１０周辺に、入出力バッ
ファセル列２が１列に形成されてあり、入出力バッファ
列２で取り囲まれる領域（以下、この領域を内部論理領
域と称する）に、基本セルが列状に並び複数の基本セル
列３が構成されである。隣接する基本セル列３の間の領
域４は、チャネル領域をいい、点線で表わされる配線予
定領域６上に実線で表わされる配線５が形成されである
。
ファセル列２が１列に形成されてあり、入出力バッファ
列２で取り囲まれる領域（以下、この領域を内部論理領
域と称する）に、基本セルが列状に並び複数の基本セル
列３が構成されである。隣接する基本セル列３の間の領
域４は、チャネル領域をいい、点線で表わされる配線予
定領域６上に実線で表わされる配線５が形成されである
。
この配線５は内部論理領域内では多層構造をなし、基本
セル列５が並ぶ方向は下層の第１アルミニウム層から形
成され、これと直交する方向の配線は、上層の第２アル
ミニウム層によって形成される。
セル列５が並ぶ方向は下層の第１アルミニウム層から形
成され、これと直交する方向の配線は、上層の第２アル
ミニウム層によって形成される。
今、基本セル列３と同方向を横方向、これと［９する方
向を縦方向と定義すれば基本セルを結ぶ配線は、予め予
定された配線予定領域６上を縦横に走る。配線の伸びる
方向を変更する場合は配線予定領域６の格子点で方向を
変える。具体的にはスルーホール８（第１図で白ぬきの
点）を形成し、このスルーホールを通して横方向に延在
するべき第１アルミニウム層と縦方向に延在するべき第
２アルミニウム層とを接続することによって行なう。
向を縦方向と定義すれば基本セルを結ぶ配線は、予め予
定された配線予定領域６上を縦横に走る。配線の伸びる
方向を変更する場合は配線予定領域６の格子点で方向を
変える。具体的にはスルーホール８（第１図で白ぬきの
点）を形成し、このスルーホールを通して横方向に延在
するべき第１アルミニウム層と縦方向に延在するべき第
２アルミニウム層とを接続することによって行なう。
このチャネル領域の配線５は、計算機による自動設計に
より設計する。チャネル領域には、格子状に一定のルー
ルに従って配線予定領域６を仮想的に設け、この配線予
定領域６上に実際の配線を描くものである。格子状の配
線予定領域６は、計算機内で仮想的に設けた領域である
が、一本の配線予定領域には、実際の配線が部分的にも
配線されるようになっている。基本セル列３上の配線引
き出し端子７←第１図の黒点）から引き出された配線は
、自動設計により、配線予定領域上を走り、他の配線引
き出し端子へ至る。
より設計する。チャネル領域には、格子状に一定のルー
ルに従って配線予定領域６を仮想的に設け、この配線予
定領域６上に実際の配線を描くものである。格子状の配
線予定領域６は、計算機内で仮想的に設けた領域である
が、一本の配線予定領域には、実際の配線が部分的にも
配線されるようになっている。基本セル列３上の配線引
き出し端子７←第１図の黒点）から引き出された配線は
、自動設計により、配線予定領域上を走り、他の配線引
き出し端子へ至る。
本発明においては、形成されたスルーホールの縦方向に
隣接する配線予定領域の格子点には、スルーホールを形
成せぬこと（スルーホール禁止）を条件に自動設計を行
なっている。第１図に示されるＸ印の格子点が、スルー
ホール禁止格子点である。
隣接する配線予定領域の格子点には、スルーホールを形
成せぬこと（スルーホール禁止）を条件に自動設計を行
なっている。第１図に示されるＸ印の格子点が、スルー
ホール禁止格子点である。
本発明者は、自動配線率が、スルーホールを禁止する条
件（以下、スルーホール条件という）に依存し、さらに
、形成したスルーホールの縦方向に隣接する配線予定領
域６の格子点にスルーホールを形成せぬ条件下で、設計
したとき、最も自動配線率が高くなることを発見した。
件（以下、スルーホール条件という）に依存し、さらに
、形成したスルーホールの縦方向に隣接する配線予定領
域６の格子点にスルーホールを形成せぬ条件下で、設計
したとき、最も自動配線率が高くなることを発見した。
考えられるスルーホール条件の代表的なものを第２図に
示す。Ａは、１つのスルーホールに対して、隣接する周
囲８個の格子点にスルーホールの形成を許すもの、Ｂは
、上下の格子点のみスルーホールの形成を禁止するもの
、Ｃは上下左右４つの格子点にスルーホールを禁止する
もの、Ｄはスルーホールの周囲８個の格子点にすべてス
ルーホールを禁止したものである。
示す。Ａは、１つのスルーホールに対して、隣接する周
囲８個の格子点にスルーホールの形成を許すもの、Ｂは
、上下の格子点のみスルーホールの形成を禁止するもの
、Ｃは上下左右４つの格子点にスルーホールを禁止する
もの、Ｄはスルーホールの周囲８個の格子点にすべてス
ルーホールを禁止したものである。
種々のゲートアレイＬＳＩに前記Ａ−Ｄのスルーホール
条件を適用したサンプルを用い、自動配線を実行した結
果、表１に示す自動配線率が得られた。
条件を適用したサンプルを用い、自動配線を実行した結
果、表１に示す自動配線率が得られた。
表１°に示す如く、上下格子点のみを禁止したスルーホ
ール条件Ｂが、最も自動配線率が高く、上下左右及び対
角線禁止のＤのスルーホール条件に較べ２％も高くなる
。
ール条件Ｂが、最も自動配線率が高く、上下左右及び対
角線禁止のＤのスルーホール条件に較べ２％も高くなる
。
スルーホールの上下の格子点にスルーホールな設けるこ
とを禁止したＢのスルーホール条件は配線引き出し端子
の列に対して、直交する側を禁止しているため、左右の
スルーホール条件の自由度が高くなり、高自動配線率を
生むものと考えられる。周囲の格子点にスルーホールの
形成を許したＡのスルーホール条件は、上下の格子点に
スルーホールを形成することにより、配線全体として配
線の自由度が低くなる。Ｂの自動配勝率が最高になるの
は、配線引き出し端子が横一列に並んでいることが影響
していると思われる。
とを禁止したＢのスルーホール条件は配線引き出し端子
の列に対して、直交する側を禁止しているため、左右の
スルーホール条件の自由度が高くなり、高自動配線率を
生むものと考えられる。周囲の格子点にスルーホールの
形成を許したＡのスルーホール条件は、上下の格子点に
スルーホールを形成することにより、配線全体として配
線の自由度が低くなる。Ｂの自動配勝率が最高になるの
は、配線引き出し端子が横一列に並んでいることが影響
していると思われる。
本発明を適用して形成した、スルーホール形成領域の部
分図を第３図（ｂ）に示しである。形成したスルーホー
ルの上下の格子点を禁止し℃いるため、上下にもスルー
ホールを許した第３図（ａ）に較べて、チャンネル領域
を縦方向に縮めることが可能である。従って全体のチッ
プサイズが減少する。
分図を第３図（ｂ）に示しである。形成したスルーホー
ルの上下の格子点を禁止し℃いるため、上下にもスルー
ホールを許した第３図（ａ）に較べて、チャンネル領域
を縦方向に縮めることが可能である。従って全体のチッ
プサイズが減少する。
なお、第３図（Ｃ）は、第３図（ａ）のＡ−Ａ線に沿う
断面図である。縦配線５ａ、横配線５ｂは、図の如くオ
ーミックコンタクトを形成している。
断面図である。縦配線５ａ、横配線５ｂは、図の如くオ
ーミックコンタクトを形成している。
１、スルーホール条件を、スルーホールを形成した格子
点の配線引き出し端子列と亘又する方向の隣接格子点を
スルーホール形成禁止とするため自動配線率が、隣接格
子点のすべてを禁止した場合に較べ２％高くなる。
点の配線引き出し端子列と亘又する方向の隣接格子点を
スルーホール形成禁止とするため自動配線率が、隣接格
子点のすべてを禁止した場合に較べ２％高くなる。
２．１により、製品の設計工数が低減できる。
３、スルーホールを形成した格子点の配線引き出し端子
列と直交する方向の隣接格子点をスルーホール形成禁止
とするため配線引き出し端子列を直交する方向の配線予
定領域を狭く出来、チップサイズ全体の縮小を可能にす
る。
列と直交する方向の隣接格子点をスルーホール形成禁止
とするため配線引き出し端子列を直交する方向の配線予
定領域を狭く出来、チップサイズ全体の縮小を可能にす
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、縦横に走る配
線は異層であれば、何層に形成されても、本発明の効果
を損なうものではない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、縦横に走る配
線は異層であれば、何層に形成されても、本発明の効果
を損なうものではない。
以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイＬＳＩ
の配線形成技術に適用した場合について説明したが、こ
れは−例にすぎず、配線取り出し端子列があり、格子状
に設けた配線予定領域上に配線を形成する場合すべてに
適用できる。
をその背景となった利用分野であるゲートアレイＬＳＩ
の配線形成技術に適用した場合について説明したが、こ
れは−例にすぎず、配線取り出し端子列があり、格子状
に設けた配線予定領域上に配線を形成する場合すべてに
適用できる。
たとえば、非マスタスライスＬＳＩでも、格子状に配線
予定領域をもうけそれを利用して配線を形成せしめるも
のであれば適用できる。さらに、半導体装置に限らず、
端子から端子へ配線が格子状の配線予定領域上を利用し
て走る場合の技術すべてに適用できる。
予定領域をもうけそれを利用して配線を形成せしめるも
のであれば適用できる。さらに、半導体装置に限らず、
端子から端子へ配線が格子状の配線予定領域上を利用し
て走る場合の技術すべてに適用できる。
第１図は、本発明を適用したゲートアレイＬＳＩの平面
図、 第２図は、各種のスルーホール条件を示す模式第３図（
ａ）は、従来技術におけるスルーホール形成領域の平面
図、 第３図（ｂｌは、本発明を適用した場合のスルーホ・・
・基本セル列、４・・・チャンネル領域、５・・・配線
、５ａ・・・縦配線、５ｂ・・・横配線、６・・・配線
予定線、７・・・配線引き出し端子、８・・・スルーホ
ール、９・・・スルーホール禁止格子点、ｌＯ・・・フ
ァイナルパッシベーション膜、１１・・・層間絶縁膜、
１２・・・第１パッシベーション１９，１３・・・フィ
ール）”絶縁Ｊ１ｍ！、１４・・・半導体基板。 第 １ 図 第 ２ 図 第 ｉ 図（久） 第 ３ 図（ル９ 第 ３ 図（ｃ）
図、 第２図は、各種のスルーホール条件を示す模式第３図（
ａ）は、従来技術におけるスルーホール形成領域の平面
図、 第３図（ｂｌは、本発明を適用した場合のスルーホ・・
・基本セル列、４・・・チャンネル領域、５・・・配線
、５ａ・・・縦配線、５ｂ・・・横配線、６・・・配線
予定線、７・・・配線引き出し端子、８・・・スルーホ
ール、９・・・スルーホール禁止格子点、ｌＯ・・・フ
ァイナルパッシベーション膜、１１・・・層間絶縁膜、
１２・・・第１パッシベーション１９，１３・・・フィ
ール）”絶縁Ｊ１ｍ！、１４・・・半導体基板。 第 １ 図 第 ２ 図 第 ｉ 図（久） 第 ３ 図（ル９ 第 ３ 図（ｃ）
Claims (1)
- １、配線を取り出す端子の列が並行に並んでおり、前記
端子列の間の領域に、端子列の並ぶ同一方向とそれに直
交する方向に、異なる端子列の対抗する端子を結ぶ配線
の配線予定領域が格子状にあり、端子列と同一方向にの
びる横方向配線と、それに直交する縦方向配線とは異な
る層に存在する場合、２端子をつなぐ一配線が一端子か
ら延在する配線の配線方向を前記配線方向とは直交する
方向に変更する配線予定領域上の格子点において横方向
配線と縦方向配線がスルーホールを形成することによっ
てつながり合い、スルーホールを形成した前記格子点の
縦方向に隣接する格子点にはスルーホールを形成せぬこ
とを特徴とする多層配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13580983A JPS6028242A (ja) | 1983-07-27 | 1983-07-27 | 多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13580983A JPS6028242A (ja) | 1983-07-27 | 1983-07-27 | 多層配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028242A true JPS6028242A (ja) | 1985-02-13 |
Family
ID=15160323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13580983A Pending JPS6028242A (ja) | 1983-07-27 | 1983-07-27 | 多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028242A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325382A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Wiring method of lsi |
| JPS5742089A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor ingetrated circuit device |
-
1983
- 1983-07-27 JP JP13580983A patent/JPS6028242A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325382A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Wiring method of lsi |
| JPS5742089A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor ingetrated circuit device |
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