JPH02213159A - キャパシタ - Google Patents
キャパシタInfo
- Publication number
- JPH02213159A JPH02213159A JP3419089A JP3419089A JPH02213159A JP H02213159 A JPH02213159 A JP H02213159A JP 3419089 A JP3419089 A JP 3419089A JP 3419089 A JP3419089 A JP 3419089A JP H02213159 A JPH02213159 A JP H02213159A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- capacitor
- polycide
- divided
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims abstract 13
- 238000000034 method Methods 0.000 abstract description 5
- 230000004075 alteration Effects 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 9
- 239000012212 insulator Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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- 238000003698 laser cutting Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
この発明は半導体集積回路に形成されるキャパシタに関
するものである。 〔従来の技術〕 第７図は半導体集積回路に形成された従来のキャパシタ
の平面図、第８図第９図は第７図の■−■線における断
面図で、第８図は第１の導電体を多結晶シリコンで形成
した場合で、第９図は拡散層で形成した場合である０図
において、（１） ｆ２＋は多結晶シリコンまたはその
ポリサイドで、（３）はＡＩ、（４）はコンタクトホー
ル、（５）は絶縁体、（６）がＰウェルであれば、（７
）はＮ”ＳＤ注入部で、ＮウェルであればＰ″ＳＤ注入
部である。 〔発明が解決りようとする課題〕 従来のキャパシタは以上のように構成されていたので、
ポリサイド以前の工程を変更しないと容量値を変えるこ
とができず容量値の変更が困難であるという問題点があ
った。 この発明は上記問題点を解決するためになされたもので
、よりあと工程での変更により容量値を容易に変更でき
ることを目的とする。 〔課題を解決するための手段〕 この発明に係るキャパシタはキャパシタを分断し、この
分断されたキャパシタをＡＩ配線によって並列に接続す
るようにしたものである。 〔作用〕 この発明におけるキャパシタは分断されたキャパシタを
Ａ１配線によって接続されているので、＾１配線工程を
変更することにより容易にその容量値を変更でき、また
レーザカットによる容量値減少も可能となる。 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である半導体集積回路に形成さ
れたキャパシタの平面図で、第２図は第１図の■−■線
における断面図、第３図は第１図のｌｌ−１１１＆１に
おける断面図である０図において、１１．１はポリサイ
ドＡ、（２）はポリサイドＢ 、 ＋３１はＡ Ｉ 、
１４目よコンタクト、（５）は絶縁体である。ポリサイ
ドＡ ｆｉｌおよびポリサイドＢ（２）をそれぞれ分断
して互いに直角に交わるように配置しである。 Ａ１配＆ｉ ＋３１の変更によって使用するキャパシタ
を選択すれば所望の容量値が任意に得られる。 第４図はこの発明の他の実施例を示すキャパシタの平面
図で、第５図は第４図のＶ−Ｖ線の断面図、第６図は第
４図のＶｌ−Ｖｌ線の断面図を示す。 図において、（２）はポリサイドＢ 、 ＋３＋はＡ
Ｉ 、 ＋４＞はコンタクトホール、（５）は絶縁体、
（６）はＰ型拡散層もしくはＰ−基板、（７）はＮ型拡
散層である。この他の実施例は拡散層（７）とポリサイ
ドＢ（２）との間のキャパシタの場合を示している。こ
の場合もポリサイドＡ〔１）とポリサイドＢ（２）間の
キャパシタと同様である。尚、上記実施例では拡散層（
６）をＰ型、拡散層＋７１をＮ型としたが、拡散層＋６
）をＮ型、拡散層（７）をＰ型としても同様の効果が得
られる。 〔発明の効果〕 以上のようにこの発明によれば、ポリサイドをそれぞれ
分断して互いに交わるように形成したので、ＡＩ配線工
程の変更によって容易に所望の容量値が得られるという
効果がある。 ４、発明の詳細な説明 第１図はこの発明の一実施例である半導体集積回路に形
成されたキャパシタの平面図、第２図は第１図の■−■
線における断面図、第３図は第１図のｍ−ｎ１ｍにおけ
る断面図、第４図はこの発明の他の実施例を示すキャパ
シタの平面図、第５図は第４図のＶ−Ｖ線における断面
図、第６図は第４図の■−■線における断面図、第７図
は従来の半導体集積回路に形成されたキャパシタの平面
図、第８図・第９図は第７図■−■線における断面図で
ある。 ＋１．１はポリサイドＡ、＋２１はポリサイドＢ 、
＋３１は＾ｌ、（４）はコンタクト、（５）は絶縁体、
（６）はＰ型拡散層（Ｐ−基板） 、＋７１はＮ型拡散
層を示す。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 了 第３図 第４図 第６図 第７図 第８図 第９図
するものである。 〔従来の技術〕 第７図は半導体集積回路に形成された従来のキャパシタ
の平面図、第８図第９図は第７図の■−■線における断
面図で、第８図は第１の導電体を多結晶シリコンで形成
した場合で、第９図は拡散層で形成した場合である０図
において、（１） ｆ２＋は多結晶シリコンまたはその
ポリサイドで、（３）はＡＩ、（４）はコンタクトホー
ル、（５）は絶縁体、（６）がＰウェルであれば、（７
）はＮ”ＳＤ注入部で、ＮウェルであればＰ″ＳＤ注入
部である。 〔発明が解決りようとする課題〕 従来のキャパシタは以上のように構成されていたので、
ポリサイド以前の工程を変更しないと容量値を変えるこ
とができず容量値の変更が困難であるという問題点があ
った。 この発明は上記問題点を解決するためになされたもので
、よりあと工程での変更により容量値を容易に変更でき
ることを目的とする。 〔課題を解決するための手段〕 この発明に係るキャパシタはキャパシタを分断し、この
分断されたキャパシタをＡＩ配線によって並列に接続す
るようにしたものである。 〔作用〕 この発明におけるキャパシタは分断されたキャパシタを
Ａ１配線によって接続されているので、＾１配線工程を
変更することにより容易にその容量値を変更でき、また
レーザカットによる容量値減少も可能となる。 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である半導体集積回路に形成さ
れたキャパシタの平面図で、第２図は第１図の■−■線
における断面図、第３図は第１図のｌｌ−１１１＆１に
おける断面図である０図において、１１．１はポリサイ
ドＡ、（２）はポリサイドＢ 、 ＋３１はＡ Ｉ 、
１４目よコンタクト、（５）は絶縁体である。ポリサイ
ドＡ ｆｉｌおよびポリサイドＢ（２）をそれぞれ分断
して互いに直角に交わるように配置しである。 Ａ１配＆ｉ ＋３１の変更によって使用するキャパシタ
を選択すれば所望の容量値が任意に得られる。 第４図はこの発明の他の実施例を示すキャパシタの平面
図で、第５図は第４図のＶ−Ｖ線の断面図、第６図は第
４図のＶｌ−Ｖｌ線の断面図を示す。 図において、（２）はポリサイドＢ 、 ＋３＋はＡ
Ｉ 、 ＋４＞はコンタクトホール、（５）は絶縁体、
（６）はＰ型拡散層もしくはＰ−基板、（７）はＮ型拡
散層である。この他の実施例は拡散層（７）とポリサイ
ドＢ（２）との間のキャパシタの場合を示している。こ
の場合もポリサイドＡ〔１）とポリサイドＢ（２）間の
キャパシタと同様である。尚、上記実施例では拡散層（
６）をＰ型、拡散層＋７１をＮ型としたが、拡散層＋６
）をＮ型、拡散層（７）をＰ型としても同様の効果が得
られる。 〔発明の効果〕 以上のようにこの発明によれば、ポリサイドをそれぞれ
分断して互いに交わるように形成したので、ＡＩ配線工
程の変更によって容易に所望の容量値が得られるという
効果がある。 ４、発明の詳細な説明 第１図はこの発明の一実施例である半導体集積回路に形
成されたキャパシタの平面図、第２図は第１図の■−■
線における断面図、第３図は第１図のｍ−ｎ１ｍにおけ
る断面図、第４図はこの発明の他の実施例を示すキャパ
シタの平面図、第５図は第４図のＶ−Ｖ線における断面
図、第６図は第４図の■−■線における断面図、第７図
は従来の半導体集積回路に形成されたキャパシタの平面
図、第８図・第９図は第７図■−■線における断面図で
ある。 ＋１．１はポリサイドＡ、＋２１はポリサイドＢ 、
＋３１は＾ｌ、（４）はコンタクト、（５）は絶縁体、
（６）はＰ型拡散層（Ｐ−基板） 、＋７１はＮ型拡散
層を示す。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 了 第３図 第４図 第６図 第７図 第８図 第９図
Claims (1)
- 半導体集積回路にキャパシタを形成している第１の導電
体と第２の導電体との１方あるいは両方を複数個のブロ
ックに分割し、第１の導電体はコンタクトホールを介し
て第３の導電体とそれぞれ接続され、少なくともそれら
のうちの１つはあるノードにつなぎ、残りはフローティ
ングにし、第２の導電体はコンタクトホールを介して第
３の導電体とそれぞれ接続されていて、少くともそれら
のうちの１つは別のノードに接続し、残りはフローティ
ングにすることを特徴とするキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3419089A JPH02213159A (ja) | 1989-02-13 | 1989-02-13 | キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3419089A JPH02213159A (ja) | 1989-02-13 | 1989-02-13 | キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213159A true JPH02213159A (ja) | 1990-08-24 |
Family
ID=12407265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3419089A Pending JPH02213159A (ja) | 1989-02-13 | 1989-02-13 | キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892266A (en) * | 1996-05-30 | 1999-04-06 | Sumitomo Metal Industries, Ltd. | Layout structure of capacitive element(s) and interconnections in a semiconductor |
| WO2000039821A3 (en) * | 1998-12-23 | 2000-10-26 | Microchip Tech Inc | Improved layout technique for a matching capacitor array using a continuous upper electrode |
| US6188121B1 (en) * | 1997-07-23 | 2001-02-13 | Sgs-Thomson Microelectronics S.R.L. | High voltage capacitor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828863A (ja) * | 1981-08-12 | 1983-02-19 | Nec Corp | 集積回路装置 |
| JPS6351664A (ja) * | 1986-08-21 | 1988-03-04 | Sony Corp | 半導体装置の製造方法 |
-
1989
- 1989-02-13 JP JP3419089A patent/JPH02213159A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828863A (ja) * | 1981-08-12 | 1983-02-19 | Nec Corp | 集積回路装置 |
| JPS6351664A (ja) * | 1986-08-21 | 1988-03-04 | Sony Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892266A (en) * | 1996-05-30 | 1999-04-06 | Sumitomo Metal Industries, Ltd. | Layout structure of capacitive element(s) and interconnections in a semiconductor |
| US6188121B1 (en) * | 1997-07-23 | 2001-02-13 | Sgs-Thomson Microelectronics S.R.L. | High voltage capacitor |
| WO2000039821A3 (en) * | 1998-12-23 | 2000-10-26 | Microchip Tech Inc | Improved layout technique for a matching capacitor array using a continuous upper electrode |
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