JPH053302A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH053302A JPH053302A JP3153663A JP15366391A JPH053302A JP H053302 A JPH053302 A JP H053302A JP 3153663 A JP3153663 A JP 3153663A JP 15366391 A JP15366391 A JP 15366391A JP H053302 A JPH053302 A JP H053302A
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- JP
- Japan
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- inverter
- gate electrode
- pch
- contact
- diffusion layer
- Prior art date
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- Pending
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Abstract
(57)【要約】
【構成】２対のＣＭＯＳインバータからなるＣＭＯＳス
タテックＲＡＭのパターン構造において、第１インバー
タのＰチャンネル側拡散層１と第２インバータのゲート
電極５との導通を第２インバータのゲート電極５でと
り、第２インバータ側のＰチャンネル側拡散層と第１イ
ンバータのゲート電極５との導通を第１インバータのゲ
ート電極５でとる構造を有することを特徴とする。 【効果】ゲート電極で直接Ｐｃｈ拡散層との導通をとっ
ているので、Ｐｃｈコンタクトを形成するのに必要とし
ていた面積が不要となるために従来の８０％程度にチッ
プを縮小することができる。
タテックＲＡＭのパターン構造において、第１インバー
タのＰチャンネル側拡散層１と第２インバータのゲート
電極５との導通を第２インバータのゲート電極５でと
り、第２インバータ側のＰチャンネル側拡散層と第１イ
ンバータのゲート電極５との導通を第１インバータのゲ
ート電極５でとる構造を有することを特徴とする。 【効果】ゲート電極で直接Ｐｃｈ拡散層との導通をとっ
ているので、Ｐｃｈコンタクトを形成するのに必要とし
ていた面積が不要となるために従来の８０％程度にチッ
プを縮小することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＣＭＯＳスタテックＲＡＭに関する。
ＣＭＯＳスタテックＲＡＭに関する。
【０００２】
【従来の技術】従来のＣＭＯＳスタテックＲＡＭ（以降
ＣＭＯＳ ＳＲＡＭと呼ぶ）の素子構造は、図２に示す
様にゲート電極としての多結晶シリコン１２とインバー
タ内に電源を供給するＰチャンネル側拡散層１（以下Ｐ
ｃｈ拡散層と呼ぶ）とグランドを構成するＮチャンネル
側拡散層３（以下Ｎｃｈ拡散層と呼ぶ）との電気的導通
をとるために各拡散層及びゲート電極上の絶縁層間膜の
窓開け領域（以下コンタクトホールと呼ぶ）を介してア
ルミニウム８で配線されている。
ＣＭＯＳ ＳＲＡＭと呼ぶ）の素子構造は、図２に示す
様にゲート電極としての多結晶シリコン１２とインバー
タ内に電源を供給するＰチャンネル側拡散層１（以下Ｐ
ｃｈ拡散層と呼ぶ）とグランドを構成するＮチャンネル
側拡散層３（以下Ｎｃｈ拡散層と呼ぶ）との電気的導通
をとるために各拡散層及びゲート電極上の絶縁層間膜の
窓開け領域（以下コンタクトホールと呼ぶ）を介してア
ルミニウム８で配線されている。
【０００３】
【発明が解決しようとする課題】この従来のＣＭＯＳ
ＳＲＡＭ構造は、１つのインバータ内にＰｃｈ拡散層１
上のコンタクトホール（以下Ｐｃｈコンタクト２と呼
ぶ）とＮｃｈ拡散層３上のコンタクトホール（以下Ｎｃ
ｈコンタクト４と呼ぶ）。さらにゲート電極上のコンタ
クトホール（以下ゲート電極用コンタクトホール９と呼
ぶ）の３つのコンタクトホールを有し、この３つのコン
タクトホールをアルミニウム８で配線されている構造を
有している。このために３つのコンタクトホールを形成
する為の面積を要する。さらにマスクアライメントにお
いてアルミニウム配線が３つのコンタクトホールを余裕
をもって覆いきる為の面積を要する。
ＳＲＡＭ構造は、１つのインバータ内にＰｃｈ拡散層１
上のコンタクトホール（以下Ｐｃｈコンタクト２と呼
ぶ）とＮｃｈ拡散層３上のコンタクトホール（以下Ｎｃ
ｈコンタクト４と呼ぶ）。さらにゲート電極上のコンタ
クトホール（以下ゲート電極用コンタクトホール９と呼
ぶ）の３つのコンタクトホールを有し、この３つのコン
タクトホールをアルミニウム８で配線されている構造を
有している。このために３つのコンタクトホールを形成
する為の面積を要する。さらにマスクアライメントにお
いてアルミニウム配線が３つのコンタクトホールを余裕
をもって覆いきる為の面積を要する。
【０００４】本発明の目的は、ＣＭＯＳスタテックＲＡ
Ｍのパターン構造において、コンタクトホールを形成す
るための面積を縮小することができ、その結果チップを
縮小することが可能な半導体装置を提供することにあ
る。
Ｍのパターン構造において、コンタクトホールを形成す
るための面積を縮小することができ、その結果チップを
縮小することが可能な半導体装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明のＣＭＯＳ ＳＲ
ＡＭ構造の半導体装置は、第１インバータのＰｃｈ拡散
層と第２インバータのゲート電極との導通を第２インバ
ータのゲート電極でとり、第２インバータのＰｃｈ拡散
層と第１インバータのゲート電極との導通を第１インバ
ータのゲート電極でとる構造を有している。
ＡＭ構造の半導体装置は、第１インバータのＰｃｈ拡散
層と第２インバータのゲート電極との導通を第２インバ
ータのゲート電極でとり、第２インバータのＰｃｈ拡散
層と第１インバータのゲート電極との導通を第１インバ
ータのゲート電極でとる構造を有している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す平面図およびＡ−Ｂ
部分を示す拡大断面図である。
る。図１は本発明の一実施例を示す平面図およびＡ−Ｂ
部分を示す拡大断面図である。
【０００７】図１（ａ）は、２対のＣＭＯＳインバータ
からなるＣＭＯＳ ＳＲＡＭのパターン構造を示す平面
図であり、左右のインバータの一方を第１インバータ，
他方を第２インバータとする。それらのインバータにお
いて、第１インバータのＰチャンネル側拡散層１と第２
インバータのゲート電極５との導通を第２インバータの
ゲート電極５でとり、第２インバータ側のＰチャンネル
側拡散層と第１インバータのゲート電極５との導通を第
１インバータのゲート電極５でとる構造となっている。
からなるＣＭＯＳ ＳＲＡＭのパターン構造を示す平面
図であり、左右のインバータの一方を第１インバータ，
他方を第２インバータとする。それらのインバータにお
いて、第１インバータのＰチャンネル側拡散層１と第２
インバータのゲート電極５との導通を第２インバータの
ゲート電極５でとり、第２インバータ側のＰチャンネル
側拡散層と第１インバータのゲート電極５との導通を第
１インバータのゲート電極５でとる構造となっている。
【０００８】図１（ｂ）はＡ−Ｂ部分の断面図で、Ｐｃ
ｈ拡散層１上にＰｃｈコンタクト２が開口され、その上
に多結晶シリコンと高融点金属との共晶物（以下ポリサ
イドと呼ぶ）で形成されたゲート電極５とパターン形成
することによってゲート電極５とＰｃｈ拡散層１との導
通がとられている。また同時にポリサイドでワード線６
も形成されている。
ｈ拡散層１上にＰｃｈコンタクト２が開口され、その上
に多結晶シリコンと高融点金属との共晶物（以下ポリサ
イドと呼ぶ）で形成されたゲート電極５とパターン形成
することによってゲート電極５とＰｃｈ拡散層１との導
通がとられている。また同時にポリサイドでワード線６
も形成されている。
【０００９】さらにゲート電極５上にシリコン酸化膜１
１（層間絶縁膜）があり、Ｎｃｈ拡散層３上にＮｃｈコ
ンタクト４，ゲート電極５上のＰｃｈコンタクト２と同
じ領域上にゲート電極用コンタクトホール９、さらにデ
ータ線用コンタクトホール７が形成され、１つのフリッ
プフロップとしての機能素子となっている。
１（層間絶縁膜）があり、Ｎｃｈ拡散層３上にＮｃｈコ
ンタクト４，ゲート電極５上のＰｃｈコンタクト２と同
じ領域上にゲート電極用コンタクトホール９、さらにデ
ータ線用コンタクトホール７が形成され、１つのフリッ
プフロップとしての機能素子となっている。
【００１０】この機能素子は、ゲート電極で直接Ｐｃｈ
拡散層と導通をとっていることより、図２の従来の平面
図に示すＰｃｈコンタクトの部分が不要となる。さらに
電源を供給するためのＰｃｈ拡散層と機能素子内のＰｃ
ｈコンタクトを形成するためのＰｃｈ拡散層と機能素子
内のＰｃｈコンタクトを形成するためのＰｃｈ拡散層を
隔てる為に要するフィールド酸化膜を形成する面積が不
要となる。
拡散層と導通をとっていることより、図２の従来の平面
図に示すＰｃｈコンタクトの部分が不要となる。さらに
電源を供給するためのＰｃｈ拡散層と機能素子内のＰｃ
ｈコンタクトを形成するためのＰｃｈ拡散層と機能素子
内のＰｃｈコンタクトを形成するためのＰｃｈ拡散層を
隔てる為に要するフィールド酸化膜を形成する面積が不
要となる。
【００１１】
【発明の効果】以上説明したように本発明は、ゲート電
極で直接Ｐｃｈ拡散層との導通を行っているので、Ｐｃ
ｈコンタクトを形成するのに必要としていた面積が不要
となる為に８０％程にチップを縮小できるという効果を
有する。
極で直接Ｐｃｈ拡散層との導通を行っているので、Ｐｃ
ｈコンタクトを形成するのに必要としていた面積が不要
となる為に８０％程にチップを縮小できるという効果を
有する。
【図１】本発明の一実施例の平面図およびＡ−Ｂ部分の
拡大断面図である。
拡大断面図である。
【図２】従来のＣＭＯＳスタテックＲＡＭの一例の素子
構造を示す模式的平面図である。
構造を示す模式的平面図である。
１ Ｐｃｈ拡散層 ２ Ｐｃｈコンタクト ３ Ｎｃｈ拡散層 ４ Ｎｃｈコンタクト ５ ゲート電極 ６ ワード線 ７ データ線用コンタクトホール ８ アルミニウム ９ ゲート電極用コンタクトホール １０ フィールド酸化膜 １１ シリコン酸化膜 １２ 多結晶シリコン
Claims (1)
- 【特許請求の範囲】 【請求項１】 ２対のＣＭＯＳインバータからなるＣＭ
ＯＳスタテックＲＡＭのパターン構造において、第１イ
ンバータのＰチャンネル側拡散層と第２インバータのゲ
ート電極との導通を第２インバータのゲート電極でと
り、第２インバータ側のＰチャンネル側拡散層と第１イ
ンバータのゲート電極との導通を第１インバータのゲー
ト電極でとる構造を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153663A JPH053302A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153663A JPH053302A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053302A true JPH053302A (ja) | 1993-01-08 |
Family
ID=15567465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153663A Pending JPH053302A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053302A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009069767A1 (ja) | 2007-11-29 | 2009-06-04 | Mani, Inc. | 医療用ステイプル及びマガジン |
-
1991
- 1991-06-26 JP JP3153663A patent/JPH053302A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009069767A1 (ja) | 2007-11-29 | 2009-06-04 | Mani, Inc. | 医療用ステイプル及びマガジン |
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