JPH04279056A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04279056A JPH04279056A JP3003070A JP307091A JPH04279056A JP H04279056 A JPH04279056 A JP H04279056A JP 3003070 A JP3003070 A JP 3003070A JP 307091 A JP307091 A JP 307091A JP H04279056 A JPH04279056 A JP H04279056A
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- JP
- Japan
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- diffusion layer
- gate electrode
- type diffusion
- inverter
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- Pending
Links
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052782 aluminium Inorganic materials 0.000 abstract description 14
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＣＭＯＳ型スタティックＲＡＭ（以下ＣＭＯＳ−ＳＲＡ
Ｍと記す）を有する半導体装置に関する。
ＣＭＯＳ型スタティックＲＡＭ（以下ＣＭＯＳ−ＳＲＡ
Ｍと記す）を有する半導体装置に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ−ＳＲＡＭを有する半導
体装置は図２に示すように、フィールド酸化膜１１によ
り素子形成領域を区画し、多結晶シリコン層をパターニ
ングして設けたゲート電極１２及びワード線７を設け、
ゲート電極１２及びワード線７に整合してＣＭＯＳイン
バータのＰ型拡散層１及びＮ型拡散層３を形成し、Ｐ型
拡散層１上に設けたコンタクトホール２とＮ型拡散層３
上に設けたコンタクトホール４とゲート電極１２上に設
けたコンタクトホール１３の夫々と接続するアルミニウ
ム配線９ａ及びコンタクトホール８に接続するデータ線
用のアルミニウム配線９ｂを形成して構成する。
体装置は図２に示すように、フィールド酸化膜１１によ
り素子形成領域を区画し、多結晶シリコン層をパターニ
ングして設けたゲート電極１２及びワード線７を設け、
ゲート電極１２及びワード線７に整合してＣＭＯＳイン
バータのＰ型拡散層１及びＮ型拡散層３を形成し、Ｐ型
拡散層１上に設けたコンタクトホール２とＮ型拡散層３
上に設けたコンタクトホール４とゲート電極１２上に設
けたコンタクトホール１３の夫々と接続するアルミニウ
ム配線９ａ及びコンタクトホール８に接続するデータ線
用のアルミニウム配線９ｂを形成して構成する。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
は、４本のアルミニウム配線を要する構造となっている
為に、マスクアライメントにおいて、アルミニウム配線
がコンタクトホールを余裕をもって覆う為の面積を要す
る。さらに、アルミニウム配線を形成する場合にフォト
レジスト膜パターンの切れの悪さやアルミニウム層のエ
ッチングレートのばらつきにより、隣りどうしのアルミ
ニウム配線が短絡して機能不良となる恐れがある。その
ために、隣接するアルミニウム配線の間隔に余裕をもた
せるための面積を要する。さらに、データ線どうしの短
絡を防ぐ目的で隣りどうしの素子の間隔に余裕をもたせ
るための面積を要するという問題点があった。
は、４本のアルミニウム配線を要する構造となっている
為に、マスクアライメントにおいて、アルミニウム配線
がコンタクトホールを余裕をもって覆う為の面積を要す
る。さらに、アルミニウム配線を形成する場合にフォト
レジスト膜パターンの切れの悪さやアルミニウム層のエ
ッチングレートのばらつきにより、隣りどうしのアルミ
ニウム配線が短絡して機能不良となる恐れがある。その
ために、隣接するアルミニウム配線の間隔に余裕をもた
せるための面積を要する。さらに、データ線どうしの短
絡を防ぐ目的で隣りどうしの素子の間隔に余裕をもたせ
るための面積を要するという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
第１のインバータと第２のインバータとを有してＣＭＯ
ＳスタティックＲＡＭを構成する半導体装置において、
前記第２のインバータのＰチャネル側拡散層とＮチャネ
ル側拡散層とを接続して設けた前記第１のインバーダの
ゲート電極と、前記第１のインバータのゲート電極上に
設けた絶縁膜を含む表面に設けて前記第１のインバータ
のＰチャネル側拡散層とＮチャネル側拡散層とを接続し
た前記第２のインバータのゲート電極とを備えている。
第１のインバータと第２のインバータとを有してＣＭＯ
ＳスタティックＲＡＭを構成する半導体装置において、
前記第２のインバータのＰチャネル側拡散層とＮチャネ
ル側拡散層とを接続して設けた前記第１のインバーダの
ゲート電極と、前記第１のインバータのゲート電極上に
設けた絶縁膜を含む表面に設けて前記第１のインバータ
のＰチャネル側拡散層とＮチャネル側拡散層とを接続し
た前記第２のインバータのゲート電極とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ），（ｂ）は本発明の一実施例を
示す平面図及びＡ−Ａ′線拡大断面図である。
示す平面図及びＡ−Ａ′線拡大断面図である。
【０００７】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１９の一主面にフィールド酸化膜１１を設け
て素子形成領域を区画し、素子形成領域の表面に熱酸化
膜１５を設け、Ｎ型ウェル１８ａ，１８ｂを設けてＰチ
ャネル側の素子形成領域を形成する。次に、Ｎ型ウェル
１８ａ，１８ｂに選択的にコンタクト用のＰ＋ 型拡散
層１４ａ，１４ｂを設け、Ｎ型ウェル１８ａ，１８ｂ以
外の素子形成領域にコンタクト用のＮ＋ 型拡散層を設
けた後、熱酸化膜１５を開孔してコンタクトホール２ａ
，２ｂ，４ａ，４ｂを設け、多結晶シリコンと高融点金
属との共晶物（以下ポリサイドと記す）からなる第１の
インバータ用のゲート電極及びワード線７を選択的に形
成し、且つコンタクトホール２ｂ，４ｂを介して隣接す
る素子形成領域のＰ＋ 型拡散層１４ｂ及びＮ＋ 型拡
散層と接続する。次に、ゲート電極１５の表面を熱酸化
して熱酸化膜１６を設けた後、ポリサイドからなる第２
のインバータ用のゲート電極６を選択的に形成し、且つ
コンタクトホール２ａ，４ａを介してＰ＋ 型拡散層１
４ａ及びＮ＋ 型拡散層と接続し、ゲート電極６の表面
に熱酸化膜１７を形成する。次に、ゲート電極５，６を
マスクとしてＮ型ウェル１８ａ，１８ｂ内にＰ型拡散層
１を形成してＰ＋ 型拡散層１４ａ，１４ｂと接続し、
同様にゲート電極５，６及びワード線７をマスクとして
Ｎ型ウェル１８ａ，１８ｂ以外の素子形成領域にＮ型拡
散層３を形成してＮ＋型拡散層と接続し、データ線接続
用のコンタクトホール８を設け、１対のインバータから
なるＣＭＯＳ−ＳＲＡＭを構成する。
リコン基板１９の一主面にフィールド酸化膜１１を設け
て素子形成領域を区画し、素子形成領域の表面に熱酸化
膜１５を設け、Ｎ型ウェル１８ａ，１８ｂを設けてＰチ
ャネル側の素子形成領域を形成する。次に、Ｎ型ウェル
１８ａ，１８ｂに選択的にコンタクト用のＰ＋ 型拡散
層１４ａ，１４ｂを設け、Ｎ型ウェル１８ａ，１８ｂ以
外の素子形成領域にコンタクト用のＮ＋ 型拡散層を設
けた後、熱酸化膜１５を開孔してコンタクトホール２ａ
，２ｂ，４ａ，４ｂを設け、多結晶シリコンと高融点金
属との共晶物（以下ポリサイドと記す）からなる第１の
インバータ用のゲート電極及びワード線７を選択的に形
成し、且つコンタクトホール２ｂ，４ｂを介して隣接す
る素子形成領域のＰ＋ 型拡散層１４ｂ及びＮ＋ 型拡
散層と接続する。次に、ゲート電極１５の表面を熱酸化
して熱酸化膜１６を設けた後、ポリサイドからなる第２
のインバータ用のゲート電極６を選択的に形成し、且つ
コンタクトホール２ａ，４ａを介してＰ＋ 型拡散層１
４ａ及びＮ＋ 型拡散層と接続し、ゲート電極６の表面
に熱酸化膜１７を形成する。次に、ゲート電極５，６を
マスクとしてＮ型ウェル１８ａ，１８ｂ内にＰ型拡散層
１を形成してＰ＋ 型拡散層１４ａ，１４ｂと接続し、
同様にゲート電極５，６及びワード線７をマスクとして
Ｎ型ウェル１８ａ，１８ｂ以外の素子形成領域にＮ型拡
散層３を形成してＮ＋型拡散層と接続し、データ線接続
用のコンタクトホール８を設け、１対のインバータから
なるＣＭＯＳ−ＳＲＡＭを構成する。
【０００８】
【発明の効果】以上説明したように本発明は、Ｐチャネ
ル側の拡散層とＮチャネル側の拡散層とをゲート電極と
一体化した導体層で接続しているのでＰチャネル側とＮ
チャネル側の拡散層を接続するアルミニウム配線を用い
る必要がなく、アルミニウム配線どうしの短絡による機
能不良を防止できるという効果を有する。また、このア
ルミニウム配線に要する面積が不要となり、データ線を
素子領域上に形成できるため、メモリセルサイズを縮減
してチップ面積を大幅に縮小できるという効果を有する
。
ル側の拡散層とＮチャネル側の拡散層とをゲート電極と
一体化した導体層で接続しているのでＰチャネル側とＮ
チャネル側の拡散層を接続するアルミニウム配線を用い
る必要がなく、アルミニウム配線どうしの短絡による機
能不良を防止できるという効果を有する。また、このア
ルミニウム配線に要する面積が不要となり、データ線を
素子領域上に形成できるため、メモリセルサイズを縮減
してチップ面積を大幅に縮小できるという効果を有する
。
【図１】本発明の一実施例を示す平面図及びＡ−Ａ′線
断面図である。
断面図である。
【図２】従来の半導体装置の一例を示す平面図である。
１ Ｐ型拡散層
２，２ａ，２ｂ，４，４ａ，４ｂ，８ コンタク
トホール ３ Ｎ型拡散層 ５，６，１２ ゲート電極 ７ ワード線 ９ａ，９ｂ アルミニウム配線 １１ フィールド酸化膜 １４ａ，１４ｂ Ｐ＋ 型拡散層１５，１６，１
７ 熱酸化膜 １８ａ，１８ｂ Ｎ型ウェル １９ Ｐ型シリコン基板
トホール ３ Ｎ型拡散層 ５，６，１２ ゲート電極 ７ ワード線 ９ａ，９ｂ アルミニウム配線 １１ フィールド酸化膜 １４ａ，１４ｂ Ｐ＋ 型拡散層１５，１６，１
７ 熱酸化膜 １８ａ，１８ｂ Ｎ型ウェル １９ Ｐ型シリコン基板
Claims (1)
- 【請求項１】 第１のインバータと第２のインバータ
とを有してＣＭＯＳスタティックＲＡＭを構成する半導
体装置において、前記第２のインバータのＰチャネル側
拡散層とＮチャネル側拡散層とを接続して設けた前記第
１のインバータのゲート電極と、前記第１のインバータ
のゲート電極上に設けた絶縁膜を含む表面に設けて前記
第１のインバータのＰチャネル側拡散層とＮチャネル側
拡散層とを接続した前記第２のインバータのゲート電極
とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003070A JPH04279056A (ja) | 1991-01-16 | 1991-01-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003070A JPH04279056A (ja) | 1991-01-16 | 1991-01-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04279056A true JPH04279056A (ja) | 1992-10-05 |
Family
ID=11547077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003070A Pending JPH04279056A (ja) | 1991-01-16 | 1991-01-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04279056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798551A (en) * | 1996-01-17 | 1998-08-25 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1991
- 1991-01-16 JP JP3003070A patent/JPH04279056A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798551A (en) * | 1996-01-17 | 1998-08-25 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US6171892B1 (en) | 1996-01-17 | 2001-01-09 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device |
| US6603178B2 (en) | 1996-01-17 | 2003-08-05 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacture thereof |
| US6661063B2 (en) | 1996-01-17 | 2003-12-09 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7075157B2 (en) | 1996-01-17 | 2006-07-11 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device |
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