JPH01211978A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01211978A JPH01211978A JP3538588A JP3538588A JPH01211978A JP H01211978 A JPH01211978 A JP H01211978A JP 3538588 A JP3538588 A JP 3538588A JP 3538588 A JP3538588 A JP 3538588A JP H01211978 A JPH01211978 A JP H01211978A
- Authority
- JP
- Japan
- Prior art keywords
- design
- cell
- bipolar transistor
- pattern
- ugm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 210000004027 cell Anatomy 0.000 abstract description 23
- 210000001316 polygonal cell Anatomy 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 10
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000000605 extraction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口既要〕
絶縁ゲート型バイポーラトランジスタ （’ＩＧＢＴ）
のセルの寸法とセル間隔とが最適値に設定されてなる半
導体装置に関し、 ユニットパターン設計の基準を確定し、コストパフォー
マンスの最適化が得られるＩ ＧＢＴを提供することを
目的とし、 複数の多角形セルで構成される絶縁ゲート型バイポーラ
トランジスタのセル間隔（Ｕ、、）とセル寸法（ｗ）と
が、 の関係の±２０％以内で構成されてなることを特徴とす
る半導体装置を含み構成する。
のセルの寸法とセル間隔とが最適値に設定されてなる半
導体装置に関し、 ユニットパターン設計の基準を確定し、コストパフォー
マンスの最適化が得られるＩ ＧＢＴを提供することを
目的とし、 複数の多角形セルで構成される絶縁ゲート型バイポーラ
トランジスタのセル間隔（Ｕ、、）とセル寸法（ｗ）と
が、 の関係の±２０％以内で構成されてなることを特徴とす
る半導体装置を含み構成する。
本発明は、絶縁ゲート型バイポーラトランジスタ （Ｉ
ＧＢＴ）のセルの寸法とセル間隔とが最適値に設定され
てなる半導体装置に関する。
ＧＢＴ）のセルの寸法とセル間隔とが最適値に設定され
てなる半導体装置に関する。
高耐圧、大電流用のための電力損失が小さいパワートラ
ンジスタとしてＩ ＧＢＴが注目されているＩＧＢＴは
ＭＯＳＦＥＴ （電圧駆動）とバイポーラトランジスタ
（電導度変調を生じ、オン電圧が低い）とが一体化さ
れて結合された素子である。
ンジスタとしてＩ ＧＢＴが注目されているＩＧＢＴは
ＭＯＳＦＥＴ （電圧駆動）とバイポーラトランジスタ
（電導度変調を生じ、オン電圧が低い）とが一体化さ
れて結合された素子である。
Ｉ ＧＢＴの構成は第１図の断面図に示され、図中、１
１は半導体基板で、半導体基板１１には、その裏面から
みると、Ｐ゛型のコレクタ注入領域１２、ｎ゛注入制御
領域１３、ｎ−型のコレクタ領域１４が設けられ、コレ
クタ領域にＰ゛型のハックゲート領域１５が、バックゲ
ート％Ｉ域１５内の基板表面にｎ゛エミッタ領域１６が
形成され、符号１７で示す部分はチャネル領域である。
１は半導体基板で、半導体基板１１には、その裏面から
みると、Ｐ゛型のコレクタ注入領域１２、ｎ゛注入制御
領域１３、ｎ−型のコレクタ領域１４が設けられ、コレ
クタ領域にＰ゛型のハックゲート領域１５が、バックゲ
ート％Ｉ域１５内の基板表面にｎ゛エミッタ領域１６が
形成され、符号１７で示す部分はチャネル領域である。
半導体基板１１の裏面にはコレクタ注入領域１２に接し
てコレクタ電極１８が、また基板表面上には、絶縁膜１
９を介してゲート電極２０が、またその上には絶縁膜２
１を介してエミッタ電極２２が形成されている。
てコレクタ電極１８が、また基板表面上には、絶縁膜１
９を介してゲート電極２０が、またその上には絶縁膜２
１を介してエミッタ電極２２が形成されている。
第１図において、ＵＧＭで示す範囲がセル間隔Ｗで示す
範囲はセル寸法である。このようなセルが形成されたチ
ップの平面図は第２図に概略的、部分的に示され、図中
、２３はゲートポンディングパッド、２４はエミッタポ
ンディングパッド、２５はゲート引出し電極を示し、ゲ
ート引出し電極は複数個のものがくしの歯状ストライプ
パターンで配列されている。
範囲はセル寸法である。このようなセルが形成されたチ
ップの平面図は第２図に概略的、部分的に示され、図中
、２３はゲートポンディングパッド、２４はエミッタポ
ンディングパッド、２５はゲート引出し電極を示し、ゲ
ート引出し電極は複数個のものがくしの歯状ストライプ
パターンで配列されている。
第２図に示したゲート引出し電極のストライプパターン
構造は、Ｉ ＧＢＴのラッチアップ対策のため、ストラ
イプ間をどこでも等間隔にとる必要がある場合に用いら
れるが、この構造では面積効率が悪く、チップ面積を有
効に利用しえない問題がある。
構造は、Ｉ ＧＢＴのラッチアップ対策のため、ストラ
イプ間をどこでも等間隔にとる必要がある場合に用いら
れるが、この構造では面積効率が悪く、チップ面積を有
効に利用しえない問題がある。
また上記欠点を補うため１、セルの形状は多角形パター
ンが用いられ、セルを正方形、六角形などに構成するこ
とが行われる。この多角形パターンは面積効率は良いが
、しかし、コストパフォーマンスの最適化を図るための
ユニットパターン設計の基準がまだ確立されていないの
で、ＭＯＳＦＥＴでのパターン設計の基準から類推して
設計がなされ、それがはたして最適かどうか不明である
。
ンが用いられ、セルを正方形、六角形などに構成するこ
とが行われる。この多角形パターンは面積効率は良いが
、しかし、コストパフォーマンスの最適化を図るための
ユニットパターン設計の基準がまだ確立されていないの
で、ＭＯＳＦＥＴでのパターン設計の基準から類推して
設計がなされ、それがはたして最適かどうか不明である
。
なお、単位ユニット２６は第１図に示す範囲の拡がりを
もつものである。 そこで本発明は、ユニットパターン
設計の基準を確定し、コストパフォーマンスの最適化が
得られるＩ ＧＢＴを提供することを目的とする。
もつものである。 そこで本発明は、ユニットパターン
設計の基準を確定し、コストパフォーマンスの最適化が
得られるＩ ＧＢＴを提供することを目的とする。
上記問題点は、複数の多角形セルで構成される絶縁ゲー
ト型バイポーラトランジスタのセル間隔（Ｕ、、）とセ
ル寸法（ｗ）とが、 の関係の±２０％以内で構成されてなることを特徴とす
る半導体装置。
ト型バイポーラトランジスタのセル間隔（Ｕ、、）とセ
ル寸法（ｗ）とが、 の関係の±２０％以内で構成されてなることを特徴とす
る半導体装置。
Ｉ ＧＢＴの抵抗成分は、第１図に図示されるように、
チャネル抵抗（Ｒｃｈ）、セルではさまれた領域の抵抗
（ＲＪＦＥア）、コレクタ領域の抵抗（Ｒｃｏｍ） 、
ｐ”−ｎ”ダイオードの順電圧（■□）から成る。
チャネル抵抗（Ｒｃｈ）、セルではさまれた領域の抵抗
（ＲＪＦＥア）、コレクタ領域の抵抗（Ｒｃｏｍ） 、
ｐ”−ｎ”ダイオードの順電圧（■□）から成る。
Ｉ ＧＢＴの動作の理論的考察から、半導体基板の仕様
が一定のとき、次のような定性的な比例関係が考えられ
る。すなわち、１ユニット当りのオン抵抗は、ＵＣＳと
Ｗとが大きくなるほど小さくなり、また伝導度変調によ
ってＲＪＦＥＴ％ Ｒｃ ｏ ｍが変調を受けるから、
電流密度（Ｊｃ）が大 になるほど抵抗は小になる、つ
まり全動作面積（Ａ＝ ｎ ・（Ｕ（、Ｈ＋ ｗ）２）
が小になるほど小になるものと考えられる。こ−で、Ｖ
ＤｉもＪｃにより変化するが、その変化の程度はダイオ
ード特性を考慮すると小さい。
が一定のとき、次のような定性的な比例関係が考えられ
る。すなわち、１ユニット当りのオン抵抗は、ＵＣＳと
Ｗとが大きくなるほど小さくなり、また伝導度変調によ
ってＲＪＦＥＴ％ Ｒｃ ｏ ｍが変調を受けるから、
電流密度（Ｊｃ）が大 になるほど抵抗は小になる、つ
まり全動作面積（Ａ＝ ｎ ・（Ｕ（、Ｈ＋ ｗ）２）
が小になるほど小になるものと考えられる。こ−で、Ｖ
ＤｉもＪｃにより変化するが、その変化の程度はダイオ
ード特性を考慮すると小さい。
ユニット当りの抵抗成分とパターンパラメータとの関係
をみると、次のようになる。
をみると、次のようになる。
ＵＧＭ Ｗ Ａ ＪＣ
ただし、−印は関係のないことを示す。
このことは、第３図のグラフに示されるように実験的比
も確かめられたもので、１ユニット当りのオン抵抗は、
コレクタ電流をＩｃとしたときＶ ＣＥ （ＳＡ’ｒｌ 旨 であるので、それはＲｃｈとＶ ｏ ｉ ／ Ｉ ｃが
小さい範囲ではＵｏＭ・Ｗ／ｎ（ＵＧＭ＋Ｗ）２のみに
よって変化する。かくして、上記からｌｏｇ （ｎ−Ｖ
ｃｔｔｓａｔ＋ ／ Ｉ ｃ）が得られる。この関係か
ら、デバイスとしてのオン抵抗（ＶＣＥ（ＳＡＴ） ／
Ｉ Ｃ）を一定としたとき、（ただし、Ｖ ｃＥ （
ＳＡＴ） はコレクタ電流Ｉｃ、ゲート電圧ＶＣＨに
おけるコレクタ・エミッタ間電圧）、全動作面積が最小
となるようなＵＧ、４とＷとを選べば、コストパフォー
マンスは最適となる。
も確かめられたもので、１ユニット当りのオン抵抗は、
コレクタ電流をＩｃとしたときＶ ＣＥ （ＳＡ’ｒｌ 旨 であるので、それはＲｃｈとＶ ｏ ｉ ／ Ｉ ｃが
小さい範囲ではＵｏＭ・Ｗ／ｎ（ＵＧＭ＋Ｗ）２のみに
よって変化する。かくして、上記からｌｏｇ （ｎ−Ｖ
ｃｔｔｓａｔ＋ ／ Ｉ ｃ）が得られる。この関係か
ら、デバイスとしてのオン抵抗（ＶＣＥ（ＳＡＴ） ／
Ｉ Ｃ）を一定としたとき、（ただし、Ｖ ｃＥ （
ＳＡＴ） はコレクタ電流Ｉｃ、ゲート電圧ＶＣＨに
おけるコレクタ・エミッタ間電圧）、全動作面積が最小
となるようなＵＧ、４とＷとを選べば、コストパフォー
マンスは最適となる。
なお、第３図においては、横軸にＵＧＭ、ｗ ／ ｎ（
ＵＧＭ＋Ｗ）”をとり、縦軸に Ｉｃ の条件は、Ｉ ｃ＝ＬＡ、Ｖ ＣＥ ｔｓａｔ＋ ＝
１０ Ｖとし、図中、黒丸印はライフタイムの長い場
合、黒三角印はライフタイムの短い場合を示す。
ＵＧＭ＋Ｗ）”をとり、縦軸に Ｉｃ の条件は、Ｉ ｃ＝ＬＡ、Ｖ ＣＥ ｔｓａｔ＋ ＝
１０ Ｖとし、図中、黒丸印はライフタイムの長い場
合、黒三角印はライフタイムの短い場合を示す。
［実施例］
以下、本発明を図示の実施例により具体的に説明する。
本発明にか−る設計法は次の手順による。
〔１〕デバイスとしてのオン抵抗（Ｖ ＣＥ （ＳＡＴ
ｌ、 ／Ｉｃ）を一定として、上記（１）式の関係を満
たす第３図のグラフから、１＆Ｉｌのｎ−ｖｃｔ（ＳＡ
Ｔ）／ｎ−ＶＣＥ（ＳＡＴ） ／ Ｉ Ｃからｎを求め
る。
ｌ、 ／Ｉｃ）を一定として、上記（１）式の関係を満
たす第３図のグラフから、１＆Ｉｌのｎ−ｖｃｔ（ＳＡ
Ｔ）／ｎ−ＶＣＥ（ＳＡＴ） ／ Ｉ Ｃからｎを求め
る。
〔２〕次に、上記〔１〕で得たｎを用い、る。
〔３〕次に、
Ｋ ＝ＵａＭ・ｗ／（ＵＧＭ＋ｗ）”
とおき、ある値のＷに対してＵ６，４を求めると次式％
式％ ただし、（２）式のｆ−一の中は正でなければならない
から に≦０．２５ ・・・・・・・・・・・
・・・・（３）の範囲に限定され、かつ、全動作面積を
最小にすることが要求されるので が求めるＵＧＭである。
式％ ただし、（２）式のｆ−一の中は正でなければならない
から に≦０．２５ ・・・・・・・・・・・
・・・・（３）の範囲に限定され、かつ、全動作面積を
最小にすることが要求されるので が求めるＵＧＭである。
〔４〕上記〔１〕〜〔３〕までを
ｎ−ＶＣＥ（ＳＡＴＩ ／ Ｉ ｃ
→ＵＧＭ ・ｗ／ ｎ （ＵＧＭ＋ ｗ）２の多数の組
について繰返し、そのうち全動作面積を最小にするＵ□
とＷとの組を求める。
について繰返し、そのうち全動作面積を最小にするＵ□
とＷとの組を求める。
（１）弐の定数ＡとＢは、半導体基板仕様、拡散パラメ
ータ、ライフタイムなどにより変化するので、デバイス
のオン抵抗以外の特性パラメータ、例えばラッチアップ
特性、スイッチング特性、アバランシェ耐圧などにより
定数Ａ、Ｂは前原て決めておく。
ータ、ライフタイムなどにより変化するので、デバイス
のオン抵抗以外の特性パラメータ、例えばラッチアップ
特性、スイッチング特性、アバランシェ耐圧などにより
定数Ａ、Ｂは前原て決めておく。
第４図はパターン例の平面図で、その（ａ）は正方形パ
ターン、（ｂ）は同図（ａ）のパターンの構造において
、セルどうしの相対する辺にはチャネル領域１７（図に
は砂地を付して示す）が設けられてなく、これはラッチ
アップ対策として本発明者が考えた構造である。同図（
Ｃ）は六角形パターンを示す。第４図（ａ）〜（Ｃ）に
おいて、斜線を付した部分が単位ユニット２６を構成し
、セル寸法ＵＧＭとセル間隔Ｗは図示の如きものである
。
ターン、（ｂ）は同図（ａ）のパターンの構造において
、セルどうしの相対する辺にはチャネル領域１７（図に
は砂地を付して示す）が設けられてなく、これはラッチ
アップ対策として本発明者が考えた構造である。同図（
Ｃ）は六角形パターンを示す。第４図（ａ）〜（Ｃ）に
おいて、斜線を付した部分が単位ユニット２６を構成し
、セル寸法ＵＧＭとセル間隔Ｗは図示の如きものである
。
半導体基板１１の例は第５図の（ａ）と（ｂ）に断面図
で示され、同図（ｂ）はｎ゛注入制御領域１３が形成さ
れていない例である。ρ１は比抵抗を、Ｔは厚さを示す
。
で示され、同図（ｂ）はｎ゛注入制御領域１３が形成さ
れていない例である。ρ１は比抵抗を、Ｔは厚さを示す
。
寸法例として、ＶＣＥＳ ＝ ９００Ｖの例では、ρｌ
さ Ｑ、１０ｃｍ、、 Ｔ＋ ＝ ３０
μｍｐｚ−！５０ Ωｃｍ、 Ｔｚ ＝ １
００μｍＵｃｑ＝２０．ｌ／ｍ 、 ｗ＝２４μｍ
、 ｎ＝７０００が前記式から得られた。ＭＯ３ＦＥ
Ｔ類推で設計＝５００μｍとして、オン抵抗は０．３Ω
／１０Ａであった。
さ Ｑ、１０ｃｍ、、 Ｔ＋ ＝ ３０
μｍｐｚ−！５０ Ωｃｍ、 Ｔｚ ＝ １
００μｍＵｃｑ＝２０．ｌ／ｍ 、 ｗ＝２４μｍ
、 ｎ＝７０００が前記式から得られた。ＭＯ３ＦＥ
Ｔ類推で設計＝５００μｍとして、オン抵抗は０．３Ω
／１０Ａであった。
こ−で、ＩＧＢＴの主要特性をみるとラッチアップはパ
ターン形状（対策パターン）、ライフタイムτと、 スイッチングはρｌ ＋ Ｔ Ｉ ＋ρ２＋ＴＺ＋τと
、オン抵抗はρＩ ＋ Ｔ ｌ ＋ Ｔ Ｚ＋ Ｕ Ｇ
Ｍ＋ Ｗ ＋τと関係する。
ターン形状（対策パターン）、ライフタイムτと、 スイッチングはρｌ ＋ Ｔ Ｉ ＋ρ２＋ＴＺ＋τと
、オン抵抗はρＩ ＋ Ｔ ｌ ＋ Ｔ Ｚ＋ Ｕ Ｇ
Ｍ＋ Ｗ ＋τと関係する。
ラッチアップとスイッチング特性から、ρ１゜Ｔ１ρＺ
＋ＴＺ＋τ、パターン形状を決めておき、オン抵抗／ユ
ニットについては第３図のグラフからＵＧ、、ｗ、ｎを
決める。
＋ＴＺ＋τ、パターン形状を決めておき、オン抵抗／ユ
ニットについては第３図のグラフからＵＧ、、ｗ、ｎを
決める。
実際は、オン抵抗は第１図に示すように電導度変調によ
りＲ−□ｉＴｓＲｃＯｍが小さくなってくるとＲｃｈの
影響が出てくるので（ＲｃｈＯＣ１／チャネル幅（４ｎ
ｗ））、この点も考慮してＵＧＭＳｗ、ｎを決める。
りＲ−□ｉＴｓＲｃＯｍが小さくなってくるとＲｃｈの
影響が出てくるので（ＲｃｈＯＣ１／チャネル幅（４ｎ
ｗ））、この点も考慮してＵＧＭＳｗ、ｎを決める。
なお、前記（４）式からえられるＵＧ４、Ｗは理想的な
値であるので、現実の設計においては、開式から得られ
る値の±２０％の範囲でＵＧイとＷとを設計するとよい
。
値であるので、現実の設計においては、開式から得られ
る値の±２０％の範囲でＵＧイとＷとを設計するとよい
。
以上のように本発明によれば、（１）設計の基準が明確
になり、設計の確度が向上し、設計が容易になされ、（
２）ＭＯＳＦＥＴよりの類推の場合と比べて同程度の特
性のものについて、動作面積を４０〜５０％減少するこ
とができ、コストパフォーマンスの最適化が実現された
。
になり、設計の確度が向上し、設計が容易になされ、（
２）ＭＯＳＦＥＴよりの類推の場合と比べて同程度の特
性のものについて、動作面積を４０〜５０％減少するこ
とができ、コストパフォーマンスの最適化が実現された
。
第１図はＩ ＧＢＴ断面図、
第２図はゲート引出し電極のストライプパターンの平面
図、 第３図は、ＵＧ）Ｉ ・ｗ／ ｎ （ＵＧＭ ＋ ｗ
）”と線図、 第４図はパターン平面図、 第５図は半導体基板断面図である。 図中、 １１は半導体基板、 １２はコレクタ注入領域、 １３はｎ゛注入制御Ｉ 領域、 １４はコレクタ領域、 １５はバックゲート領域、 １６はｎ１型ソース領域、 １７はチャネル領域、 １８はコレクタ電極、 １９は絶縁膜、 ２０はゲート電極、 ２１は絶縁膜、 ２２はエミッタ電極 を示す。
図、 第３図は、ＵＧ）Ｉ ・ｗ／ ｎ （ＵＧＭ ＋ ｗ
）”と線図、 第４図はパターン平面図、 第５図は半導体基板断面図である。 図中、 １１は半導体基板、 １２はコレクタ注入領域、 １３はｎ゛注入制御Ｉ 領域、 １４はコレクタ領域、 １５はバックゲート領域、 １６はｎ１型ソース領域、 １７はチャネル領域、 １８はコレクタ電極、 １９は絶縁膜、 ２０はゲート電極、 ２１は絶縁膜、 ２２はエミッタ電極 を示す。
Claims (1)
- 【特許請求の範囲】 複数の多角形セルで構成される絶縁ゲート型バイポー
ラトランジスタのセル間隔（Ｕ＿Ｇ＿Ｍ）とセル寸法（
ｗ）とが、 Ｕ＿Ｇ＿Ｍ＝１／２〔−（２ｗ−ｗ／Ｋ）−√｛（２ｗ
−ｗ／Ｋ）＾２−４ｗ＾２〕｝（ただし、Ｋ≡〔Ｕ＿Ｇ
＿Ｍ・ｗ〕／〔（Ｕ＿Ｇ＿Ｍ＋ｗ）＾２〕≦０．２５）
の関係の±２０％以内で構成されてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3538588A JPH01211978A (ja) | 1988-02-19 | 1988-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3538588A JPH01211978A (ja) | 1988-02-19 | 1988-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211978A true JPH01211978A (ja) | 1989-08-25 |
Family
ID=12440440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3538588A Pending JPH01211978A (ja) | 1988-02-19 | 1988-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211978A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002502127A (ja) * | 1998-02-02 | 2002-01-22 | エービービー リサーチ リミテッド | 炭化シリコン（ＳｉＣ）トランジスタ |
| US9190468B2 (en) | 2011-12-01 | 2015-11-17 | Mitsubishi Electric Corporation | Semiconductor device |
-
1988
- 1988-02-19 JP JP3538588A patent/JPH01211978A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002502127A (ja) * | 1998-02-02 | 2002-01-22 | エービービー リサーチ リミテッド | 炭化シリコン（ＳｉＣ）トランジスタ |
| US9190468B2 (en) | 2011-12-01 | 2015-11-17 | Mitsubishi Electric Corporation | Semiconductor device |
| DE112012005039B4 (de) * | 2011-12-01 | 2021-01-14 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE47198E1 (en) | Power semiconductor device | |
| JP4479052B2 (ja) | 半導体装置 | |
| US4495513A (en) | Bipolar transistor controlled by field effect by means of an isolated gate | |
| CN110993687B (zh) | 一种超结逆导型栅控双极型器件 | |
| JP3321189B2 (ja) | 電力用半導体素子 | |
| JPH10233508A (ja) | “スナップ・バック”から保護されたｄｍｏｓトランジスタ | |
| JP2004363327A (ja) | 半導体装置 | |
| US10777549B2 (en) | Semiconductor device | |
| JP3984227B2 (ja) | 半導体装置 | |
| CN114242787A (zh) | 均热沟槽栅igbt结构 | |
| CN107863383B (zh) | 一种具有半封闭原胞的绝缘栅双极型晶体管器件结构 | |
| CN107068742B (zh) | 具有不连续p型基区嵌入原胞结构的半导体器件 | |
| US6627961B1 (en) | Hybrid IGBT and MOSFET for zero current at zero voltage | |
| JPH01211978A (ja) | 半導体装置 | |
| US7173290B2 (en) | Thyristor switch with turn-off current shunt, and operating method | |
| CN102386231B (zh) | 半导体装置 | |
| JPH07111324A (ja) | 絶縁ゲート型サイリスタ | |
| US6965131B2 (en) | Thyristor switch with turn-off current shunt, and operating method | |
| JP2021128993A (ja) | 半導体装置およびスイッチングシステム | |
| US8759911B2 (en) | Semiconductor device | |
| JP3277701B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| KR102300623B1 (ko) | 전력 반도체 소자 및 전력 반도체 칩 | |
| JPS5937866B2 (ja) | 半導体装置 | |
| JP2008300590A (ja) | 双方向横形絶縁ゲート型バイポーラトランジスタ | |
| CN105374859A (zh) | 一种沟槽栅型igbt芯片及其制作方法 |