JP2008300590A - 双方向横形絶縁ゲート型バイポーラトランジスタ - Google Patents
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Abstract
【課題】３端子構造の双方向ＬＩＧＢＴを提供する。
【解決手段】ｎ形半導体層１の表面層に２つのｎ形バッファ層２、１０を形成し、各バッファ層２、１０の表面層にｐ形ベース層３、１１を形成し、その表面層にｐ形コンタクト層５、１３とｎ形ソース層４、１２を形成し、ｐ形ベース層３、１１の表面上にゲート酸化膜６、１４を介してゲート電極８、１５を形成し、ｐ形コンタクト層５とｎ形ソース層４に接触する電極９およびｐ形コンタクト層１３とｎ形ソース層１２に接触する電極１６を形成し、二つのゲート電極８、１５を共通のゲート端子Ｇに接続する。ゲート酸化膜６、１４を端子Ｔ１または端子Ｔ２から印加される電圧に耐えるようにする。
【選択図】図１
【解決手段】ｎ形半導体層１の表面層に２つのｎ形バッファ層２、１０を形成し、各バッファ層２、１０の表面層にｐ形ベース層３、１１を形成し、その表面層にｐ形コンタクト層５、１３とｎ形ソース層４、１２を形成し、ｐ形ベース層３、１１の表面上にゲート酸化膜６、１４を介してゲート電極８、１５を形成し、ｐ形コンタクト層５とｎ形ソース層４に接触する電極９およびｐ形コンタクト層１３とｎ形ソース層１２に接触する電極１６を形成し、二つのゲート電極８、１５を共通のゲート端子Ｇに接続する。ゲート酸化膜６、１４を端子Ｔ１または端子Ｔ２から印加される電圧に耐えるようにする。
【選択図】図１
Description
この発明は、３端子構造の双方向横形絶縁ゲート型バイポーラトランジスタ（以下、双方向ＬＩＧＢＴと略す）に関する。
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は周知のように、高入力インピーダンス特性と低出力インピーダンス特性を兼ね備えたパワーデバイスとして、さまざまな分野で使用されている。ＩＧＢＴは当初、家電、交通、産業分野のモータ制御用デバイスとして縦形構造の個別素子として盛んに開発されてきた。最近では、パワーデバイスの動作を制御する制御回路をパワーデバイスと同一チップ上に搭載した、いわゆるパワーＩＣの市場拡大により、ＩＧＢＴのパワーＩＣへの搭載を目的とした横形ＩＧＢＴ（以下、ＬＩＧＢＴと略す）の開発も活発になっている。
図７は、一般的なｎチャネル形ＬＩＧＢＴの単位セルにおける断面構造である。以下、図７を用いてｎチャネル形ＬＩＧＢＴの動作を説明する。なお、導電形を反転することによりｐチャネル形ＬＩＧＢＴの説明が可能となる。
半導体基板あるいはエピタキシャル層などのｎ形半導体層１の表面にｎ形バッファ層３０とｐ形ベース層２３をある距離を設けて形成する。この距離は素子に要求される耐圧に応じて決定される。そして、ｎ形バッファ層３０内にはコレクタ層３１を、ｐ形ベース層２３内にはコンタクト層２５をいずれも高不純物濃度のｐ形拡散層で形成する。
また、ｐ形ベース層２３の表面にはｎ形ソース層２４が高濃度の拡散層で形成される。ｎ形ソース層２４からｐ形ベース層２３を介し、ｎ形半導体層１の表面にまたがってゲート酸化膜２６が形成される。そして、このゲート酸化膜２６上にゲート電極２７が設けられる。ゲート酸化膜端からｐ形コレクタ層３１まではゲート酸化膜２６よりも厚いフィールド酸化膜２８が形成される。通常、この酸化膜にはＬＯＣＯＳ酸化膜が適用される。また、ゲート電極２７は図７のように厚い酸化膜２８上を部分的に覆うように配置される。
ｐ形コレクタ層３１にはコレクタ電極３２が接続し、またｐ形コンタクト層２５およびｎ形ソース層２４の一部にエミッタ電極２９が接続する。エミッタ電極２９にはエミッタ端子Ｅを導出し、コレクタ電極３２からはコレクタ端子Ｃを、そしてゲート電極２７からはゲート端子ＧＡをそれぞれ導出する。
図７は、一般的なｎチャネル形ＬＩＧＢＴの単位セルにおける断面構造である。以下、図７を用いてｎチャネル形ＬＩＧＢＴの動作を説明する。なお、導電形を反転することによりｐチャネル形ＬＩＧＢＴの説明が可能となる。
半導体基板あるいはエピタキシャル層などのｎ形半導体層１の表面にｎ形バッファ層３０とｐ形ベース層２３をある距離を設けて形成する。この距離は素子に要求される耐圧に応じて決定される。そして、ｎ形バッファ層３０内にはコレクタ層３１を、ｐ形ベース層２３内にはコンタクト層２５をいずれも高不純物濃度のｐ形拡散層で形成する。
また、ｐ形ベース層２３の表面にはｎ形ソース層２４が高濃度の拡散層で形成される。ｎ形ソース層２４からｐ形ベース層２３を介し、ｎ形半導体層１の表面にまたがってゲート酸化膜２６が形成される。そして、このゲート酸化膜２６上にゲート電極２７が設けられる。ゲート酸化膜端からｐ形コレクタ層３１まではゲート酸化膜２６よりも厚いフィールド酸化膜２８が形成される。通常、この酸化膜にはＬＯＣＯＳ酸化膜が適用される。また、ゲート電極２７は図７のように厚い酸化膜２８上を部分的に覆うように配置される。
ｐ形コレクタ層３１にはコレクタ電極３２が接続し、またｐ形コンタクト層２５およびｎ形ソース層２４の一部にエミッタ電極２９が接続する。エミッタ電極２９にはエミッタ端子Ｅを導出し、コレクタ電極３２からはコレクタ端子Ｃを、そしてゲート電極２７からはゲート端子ＧＡをそれぞれ導出する。
エミッタ端子Ｅに対してゲート端子ＧＡにしきい値電圧以上の電圧を与えると、ゲート酸化膜直下のｐ形ベース層２３表面にチャネル３３が形成され、これを介しｎ形ソース層２４から多数キャリアである電子電流がｎ形半導体層１に注入される。そして、ｐ形コレクタ層３１に流入し、このｐ形コレクタ層３１から少数キャリアであるホール電流がｎ形バッファ層３０を介してｎ形半導体層１に注入されることによってｎ形半導体層１が伝導度変調する。これがＩＧＢＴのオン動作である。
一方、ゲート端子ＧＡに与えていたゲート電圧をしきい値電圧未満までに下げるとゲート酸化膜直下のチャネル３３が消失し、電子電流の注入が停止する。これにより、ＩＧＢＴをオフさせることができる。
このようにＩＧＢＴはＭＯＳ駆動による高速スイッチング特性と、バイポーラ動作による大電流駆動能力を備えたデバイスであり、さまざまなアプリケーションにおいて優れたパフォーマンスを示している。
近年、パワーＩＣの一部のアプリケーションから、低消費電力化の目的から高耐圧アナログスイッチ回路の搭載が強く望まれている。アナログスイッチ回路（双方向スイッチ回路）には電圧−電流特性に双方向特性を備ることが必要であり、例えば図８に示すように、二つのＩＧＢＴ（Ｎ１、Ｎ２）と二つの高耐圧ＤＩＯＤＥ（Ｄ１、Ｄ２）の４個の個別素子の組み合わせで実現することができる。しかし、これではアナログスイッチ回路（双方向スイッチ回路）を構成するために少なくとも４つの高耐圧デバイスが必要となり、パワーＩＣのチップ面積増大が問題となる。そのため、このアナログスイッチ回路を一つのデバイスで実現できる双方向デバイスの開発、特にパワーＩＣ回路に搭載可能な双方向ＬＩＧＢＴの開発が急務となっている。
先に説明した図７のＬＩＧＢＴ構造のままでは双方向デバイスとして適用できない。また、既存のパワーＩＣ回路への搭載を容易にするためには、デバイスの動作制御用端子を１端子とし、電源用２端子と合わせた端子数を図７と同様の３端子にすることが望まれる。そのためには、双方向の高耐圧特性を確保できるように、ゲート電極への高い電圧印加を可能とすることが必須となる。
特許文献１および非特許文献１には双方向ＬＩＧＢＴが示されているが、耐圧を高めるためのバッファ層についての言及はない。一方、特許文献２には３端子構造の双方向横型デバイスの構造が示されているが、ここで示されているデバイスは横型ＭＯＳＦＥＴ構造を双方向化したものであり双方向ＬＩＧＢＴについては言及されていない。また、双方向の耐圧特性を確保するための手段は示されていない。
特許文献３には、２個の横型ＭＯＳトランジスタが形成された４端子構造の双方向型半導体モジュールについて開示されている。しかし、この特許文献３では、耐圧を高めるためのバッファ層の形成については記載されていない。
特開平５−９０２８１号公報
特開平１１−２２４９５０号公報
２００３−５０５８６３号公報
Ｓ．Ｘｕ、ｅｔ．ａｌ．ＩＳＰＳＤ'９７ ＥＸＴＥＮＤＥＤ ＡＢＳＴＲＡＣＴ ＰＰ．３７−４０
一方、ゲート端子ＧＡに与えていたゲート電圧をしきい値電圧未満までに下げるとゲート酸化膜直下のチャネル３３が消失し、電子電流の注入が停止する。これにより、ＩＧＢＴをオフさせることができる。
このようにＩＧＢＴはＭＯＳ駆動による高速スイッチング特性と、バイポーラ動作による大電流駆動能力を備えたデバイスであり、さまざまなアプリケーションにおいて優れたパフォーマンスを示している。
近年、パワーＩＣの一部のアプリケーションから、低消費電力化の目的から高耐圧アナログスイッチ回路の搭載が強く望まれている。アナログスイッチ回路（双方向スイッチ回路）には電圧−電流特性に双方向特性を備ることが必要であり、例えば図８に示すように、二つのＩＧＢＴ（Ｎ１、Ｎ２）と二つの高耐圧ＤＩＯＤＥ（Ｄ１、Ｄ２）の４個の個別素子の組み合わせで実現することができる。しかし、これではアナログスイッチ回路（双方向スイッチ回路）を構成するために少なくとも４つの高耐圧デバイスが必要となり、パワーＩＣのチップ面積増大が問題となる。そのため、このアナログスイッチ回路を一つのデバイスで実現できる双方向デバイスの開発、特にパワーＩＣ回路に搭載可能な双方向ＬＩＧＢＴの開発が急務となっている。
先に説明した図７のＬＩＧＢＴ構造のままでは双方向デバイスとして適用できない。また、既存のパワーＩＣ回路への搭載を容易にするためには、デバイスの動作制御用端子を１端子とし、電源用２端子と合わせた端子数を図７と同様の３端子にすることが望まれる。そのためには、双方向の高耐圧特性を確保できるように、ゲート電極への高い電圧印加を可能とすることが必須となる。
特許文献１および非特許文献１には双方向ＬＩＧＢＴが示されているが、耐圧を高めるためのバッファ層についての言及はない。一方、特許文献２には３端子構造の双方向横型デバイスの構造が示されているが、ここで示されているデバイスは横型ＭＯＳＦＥＴ構造を双方向化したものであり双方向ＬＩＧＢＴについては言及されていない。また、双方向の耐圧特性を確保するための手段は示されていない。
特許文献３には、２個の横型ＭＯＳトランジスタが形成された４端子構造の双方向型半導体モジュールについて開示されている。しかし、この特許文献３では、耐圧を高めるためのバッファ層の形成については記載されていない。
前記したように、図７に示したＬＩＧＢＴに双方向特性を持たせるために必要事項を下記に示す。
１）コレクタ電極側にもゲート電極を形成し、そのゲート電極がコレクタ電位より高くできること。
２）双方向耐圧を確保するために、エミッタ電極とコレクタ電極の間で双方に耐圧を確保できること。
３）デバイス動作の制御を容易にするために３端子構造（ゲート端子を１個にする）を維持すること。
４）３端子構造で双方向の耐圧特性を確保するために、ゲート酸化膜の絶縁性を高めること。
が必要になる。そのため、この４つの性能を備えたデバイス構造を見出すことが双方向ＬＩＧＢＴの実現における課題となる。
この発明の目的は、前記の課題を解決して、双方向ＬＩＧＢＴを提供することにある。
１）コレクタ電極側にもゲート電極を形成し、そのゲート電極がコレクタ電位より高くできること。
２）双方向耐圧を確保するために、エミッタ電極とコレクタ電極の間で双方に耐圧を確保できること。
３）デバイス動作の制御を容易にするために３端子構造（ゲート端子を１個にする）を維持すること。
４）３端子構造で双方向の耐圧特性を確保するために、ゲート酸化膜の絶縁性を高めること。
が必要になる。そのため、この４つの性能を備えたデバイス構造を見出すことが双方向ＬＩＧＢＴの実現における課題となる。
この発明の目的は、前記の課題を解決して、双方向ＬＩＧＢＴを提供することにある。
前記の目的を達成するために、第１導電形の半導体層の表面層に選択的に形成された第1導電形の第一のバッファ層と、該第一のバッファ層の表面層に選択的に形成された第２導電形の第一のベース層と、該第一のベース層の表面層に選択的に形成された第1導電形の第一のソース層ならびに第２導電形の第一のコンタクト層と、前記第一のソース層と前記半導体層に挟まれた前記第一のベース層上および第一のバッファ層上に第一のゲート絶縁膜を介して形成された第一のゲート電極と、前記第一のコンタクト層と前記第一のソース層に接触する第一の電極と、前記第一のバッファ層から離して該第一のバッファ層に対向して前記半導体層の表面層に選択的に形成された第1導電形の第二のバッファ層と、該第二のバッファ層の表面層に選択的に形成された第２導電形の第二のベース層と、該第二のベース層の表面層に選択的に形成された第1導電形の第二のソース層ならびに第２導電形の第二のコンタクト層と、前記第二のソース層と前記半導体層に挟まれた前記第二のベース層上および第二のバッファ層上に第二のゲート絶縁膜を介して形成された第二のゲート電極と、前記第二のコンタクト層と第二のソース層に接触する第二の電極と、前記半導体層上に形成されたフィールド絶縁膜とを備える構成とする。
また、前記第一のゲート電極と前記第二のゲート電極が前記フールド絶縁膜を挟んで対向し、互いに電気的に接続するとよい。
また、前記第一のゲート絶縁膜の厚さと前記第二のゲート絶縁膜の厚さを同じにするとゲートしきい値電圧が同じになるのでよい。
また、前記フィールド絶縁膜の厚さが前記第一および第二のゲート絶縁膜の厚さと同じにすると、フィールド酸化膜形成工程によってゲート酸化膜の形成も可能となり、素子形成工程の削減を図ることができる。その結果、コストダウンを実現できる。
また、前記第一のソース層および第二のソース層の平面パターンが、ストライプ状で互いに平行したパターンとする。
また、前記第一のソース層と第一のコンタクト層および前記第二のソース層と第二のコンタクト層の平面パターンにおいて、第一のコンタクト層が第一のソース層を分割するように形成され、第二のコンタクト層が第二のソース層を分割するように形成されていると、分割しない平面パターン比較して、大きな短絡耐量を備えた双方向ＬＩＧＢＴを実現することができる。
また、前記第一のゲート電極と前記第二のゲート電極が前記フールド絶縁膜を挟んで対向し、互いに電気的に接続するとよい。
また、前記第一のゲート絶縁膜の厚さと前記第二のゲート絶縁膜の厚さを同じにするとゲートしきい値電圧が同じになるのでよい。
また、前記フィールド絶縁膜の厚さが前記第一および第二のゲート絶縁膜の厚さと同じにすると、フィールド酸化膜形成工程によってゲート酸化膜の形成も可能となり、素子形成工程の削減を図ることができる。その結果、コストダウンを実現できる。
また、前記第一のソース層および第二のソース層の平面パターンが、ストライプ状で互いに平行したパターンとする。
また、前記第一のソース層と第一のコンタクト層および前記第二のソース層と第二のコンタクト層の平面パターンにおいて、第一のコンタクト層が第一のソース層を分割するように形成され、第二のコンタクト層が第二のソース層を分割するように形成されていると、分割しない平面パターン比較して、大きな短絡耐量を備えた双方向ＬＩＧＢＴを実現することができる。
この発明によれば、ゲート絶縁膜の絶縁性を高め（具体的にはゲート酸化膜を厚くする）、ベース層を囲むようにバッファ層を形成することで素子耐圧を高めることができる。
また、ゲート絶縁膜の絶縁性を高める（具体的にはゲート酸化膜を厚くする）ことでゲート端子が１個の３端子構造とすることができる。これによって、ゲート端子が２個ある４端子構造より素子の製造コストを低減することができる。
また、ゲート絶縁膜とフィールド絶縁膜の厚さを同一にすることで、製造工程を減じることができて製造コストを低減できる。
また、素子の平面パターンでソース層をコンタクト層で分割することで、ラッチアップし難くなり、素子の短絡耐量を高めることができる。
また、ゲート絶縁膜の絶縁性を高める（具体的にはゲート酸化膜を厚くする）ことでゲート端子が１個の３端子構造とすることができる。これによって、ゲート端子が２個ある４端子構造より素子の製造コストを低減することができる。
また、ゲート絶縁膜とフィールド絶縁膜の厚さを同一にすることで、製造工程を減じることができて製造コストを低減できる。
また、素子の平面パターンでソース層をコンタクト層で分割することで、ラッチアップし難くなり、素子の短絡耐量を高めることができる。
実施の形態を以下の実施例にて説明する。
図１は、この発明の第１実施例の双方向ＬＩＧＢＴの要部断面図である。この双方向ＬＩＧＢＴは３端子構造をしている。
図１を用いて、第１導電形をｎ形とした場合のｎチャネル形双方向ＬＩＧＢＴのデバイス構造を説明する。なお、ｐチャネル形デバイスについても導電形を反転することで以下の説明が成り立つ。
この発明の双方向ＬＩＧＢＴは、端子Ｔ１をエミッタ端子とするＬＩＧＢＴ１７と、端子Ｔ２をエミッタ端子とするＬＩＧＢＴ１８で構成される。両ＬＩＧＢＴの構成は次の通りである。
ｎ形半導体層１の表面層に２つのｎ形バッファ層２、１０を形成する。各バッファ層２、１０の表面層にｐ形ベース層３、１１形成し、さらにその表面層にｐ形コンタクト層５、１３とｎ形ソース層４、１２を形成する。そして、ｐ形ベース層３、１１の表面上とｎ形ソース層４、１２の一部表面上に形成したゲート酸化膜６、１４を介してゲート電極８、１５を形成する。
また、ｐ形コンタクト層５とｎ形ソース層４に接触する電極９およびｐ形コンタクト層１３とｎ形ソース層１２に接触する電極１６を形成する。二つのゲート電極８、１５は同一（共通）のゲート端子であるゲート端子Ｇからゲート電圧が印加される。また、電極９は端子Ｔ１から電圧が印加され、電極１６は端子Ｔ２から電圧が印加される。
ここで、ＬＩＧＢＴの各部位の名称について説明する。ＬＩＧＢＴ１７において、端子Ｔ１がエミッタ端子、電極９がエミッタ電極、ｎ形ソース層１２がｎ形エミッタ層、チャネル１９を形成するｐ形ベース層３、ｎ形バッファ層１０とｎ形半導体層１とｎ形バッファ層２を合わせてｎ形ドリフト層、ｐ形ベース層３とｐ形コンタクト層１３を合わせてｐ形コレクタ層、電極１６がコレクタ電極、端子Ｔ２がコレクタ端子である。
一方、ＬＩＧＢＴ１８において、端子Ｔ２がエミッタ端子、電極１６がエミッタ電極、ｎ形ソース層１２がｎ形エミッタ層、チャネル２０を形成するｐ形ベース層１１、ｎ形バッファ層２とｎ形半導体層１とｎ形バッファ層１０を合わせてｎ形ドリフト層、ｐ形ベース層３とｐ形コンタクト層５を合わせてｐ形コレクタ層、電極９がコレクタ電極、端子Ｔ１がコレクタ端子である。またゲート端子Ｇは共通のゲート端子、８がＬＩＧＢＴ１７のゲート電極、１５がＬＩＧＢＴ１８のゲート電極である。また、ＬＩＧＢＴ１７のチャネル１９はｐ形ベース層３のゲート電極８直下に形成され、ＬＩＧＢＴ１８のチャネル２０はｐ形ベース層１１のゲート電極１５直下に形成される。
本発明では２つのｎ形バッファ層２、１０を形成するところに特徴がある。この２つのｎ形バッファ層により以下の２つが可能となる。
（１）逆方向印加時おける二つのｐ形ベース層３、１１間のパンチスルーを防止することができ、耐圧を高めることができる。
（２）２つのＬＩＧＢＴ１７、１８の注入効率の調整が可能となる。
尚、ゲート電極８、１４下のゲート酸化膜６、１５の厚さは数１００Ｖの高い電圧に耐えられるように（絶縁性を高めるために）５００ｎｍ程度とし（通常のゲート酸化膜は２０Ｖ程度の電圧に耐えればよいので２０ｎｍ程度の厚さである）、フィールド酸化膜７の厚さは６５０ｎｍ程度とする。このフィールド酸化膜７を形成することで電界が緩和され高耐圧化を図ることができる。
図２は、図１の等価回路である。端子Ｔ１をエミッタ端子とするＬＩＧＢＴ１７と端子Ｔ２をエミッタ端子とするＬＩＧＢＴ１８が逆方向に並列接続された形となる。端子Ｔ２はＬＩＧＢＴ１７にとってはコレクタ端子となり、端子Ｔ１はＬＩＧＢＴ１８にとってのコレクタ端子となる。
図３を用いて、デバイスの動作を説明する。ここでは、端子Ｔ１をエミッタ端子とするＬＩＧＢＴ１７の動作を基準にして説明する。
オフモードではゲート端子Ｇに端子Ｔ１と同一の電圧が印加され、チャネル１９は形成されない。そして、端子Ｔ２に端子Ｔ１より高い電圧が印加されることになる。この場合、空乏層はｎ形バッファ層１０とｐ形ベース層１１の接合で形成されることになる。ｎ形半導体層１と２つのｎ形バッファ層２、１０の総電荷量、ならびにこの２つのｎ形バッファ層間２、１０の距離を最適化しておくことで、所望の耐圧特性を得ることができる。また、この状態ではＬＩＧＢＴ１８のチャネル２０は形成されない。
ここで、オフモードでは端子Ｔ２に高い電圧が印加されることになるため、Ｔ２−Ｇ間の絶縁耐圧を確保する必要がある、本発明では、ゲート酸化膜１４を厚くすることでこれを実現することができる。そしてこれにより、ＬＩＧＢＴ１８のゲート電極１５にもゲート端子Ｇから電圧を印加することが可能となり、デバイスの３端子化を実現できる。
オンモードにするためには、ゲート端子Ｇと端子Ｔ２に端子Ｔ１より高い電圧を印加し、チャネル１９を形成することで実現できる。ゲート端子Ｇに印加される電圧が端子Ｔ２に印加される電圧よりも高い場合では、ＬＩＧＢＴ１８のチャネル２０も形成されることとなる。図３で示した動作モードは、ゲート端子Ｇに印加される電圧が端子Ｔ２に印加される電圧よりも高い場合である。
オンモードでは、ｎ形ソース層４からはチャネル１９を通ってｎ形半導体層１に電子電流Ｉｅが流れ、この電子電流Ｉｅはｎ形バッファ層１０を通ってＬＩＧＢＴ１８のｎ形ソース層１２に入り込む電子電流成分Ｉｅ１と、ｎ形半導体層１で電子電流成分Ｉｅ１と分かれてｐ形コンタクト層１３から注入される正孔電流Ｉｈ２を担う正孔と再結合する電子による電子電流成分Ｉｅ２に分かれる。電子電流成分Ｉｅ２はＬＩＧＢＴ１７の寄生ｐｎｐトランジスタを駆動するベース電流となり、ｐ形コンタクト層１３からｐ形ベース層１１を介してｎ形バッファ層１０へ注入される正孔による正孔電流Ｉｈがｎ形半導体層１に入り込み伝導度変調を起こしてＬＩＧＢＴ１７がオンモードになる。
尚、電子電流成分Ｉｅ１はＬＩＧＢＴ１７およびＬＩＧＢＴ１８に内蔵される横形ＭＯＳＦＥＴの電流となる。よって、伝導度変調するまではこの電流成分によって負荷を駆動することが可能となり、素子のオフセット電圧（立ち上がり電圧）をゼロとすることができる。但し、ゲート端子Ｇに印加される電圧が、端子Ｔ２に対してチャネル２０のしきい値電圧よりも低い場合には、端子Ｔ１の中間にあるチャネル１９のみ形成され、チャネル２０は形成されないので、電子電流Ｉｅ１は流れず通常のＩＧＢＴと同様に０．６Ｖ程度の立ち上がり電圧が発生する。
オンモードからオフモードへの切り替えは、ゲート端子Ｇに印加する電圧を端子Ｔ１に印加する電圧と同じにすれば良い。
他方のＬＩＧＢＴ１８も、端子Ｔ２をエミッタ端子とした上記と同じ原理で動作する。
図４は、本発明の双方向ＬＩＧＢＴの要部斜視断面図である。図１の双方向ＬＩＧＢＴの２つのｎ形ソース拡散層（４、１２）を平面パターンにおいてストライプ状に形成し、かつ平行に配置した場合である。なお、本図では素子表面より上部の構成を省略している。
図５は、本発明の双方向ＬＩＧＢＴの別の要部斜視断面図である。図１の双方向ＬＩＧＢＴの２つのｎ形ソース層４、１２を平面パターンにおいて隣接するｐ形コンタクト層５、１３によって分割した場合である。ｎ形ソース層４、１２を分割するｐ形コンタクト部５ａ、１３ａは、ここでは図示していないゲート酸化膜直下までｐ形不純物が拡散することになり、この領域では不純物濃度が高いのでチャネルは形成されない。なお、本図では素子表面より上部の構成を省略している。
この構造では、ｐ形コンタクト部５ａ、１３ａを流れる正孔電流が大きくなり、そのためｎ形ソース層直下のｐ形ベース層を横切る正孔電流が小さくなるので、ＬＩＧＢＴがラッチアップし難くなり、図５の平面パターンより大きな短絡耐量を備えた双方向ＬＩＧＢＴの実現が可能となる。
図１を用いて、第１導電形をｎ形とした場合のｎチャネル形双方向ＬＩＧＢＴのデバイス構造を説明する。なお、ｐチャネル形デバイスについても導電形を反転することで以下の説明が成り立つ。
この発明の双方向ＬＩＧＢＴは、端子Ｔ１をエミッタ端子とするＬＩＧＢＴ１７と、端子Ｔ２をエミッタ端子とするＬＩＧＢＴ１８で構成される。両ＬＩＧＢＴの構成は次の通りである。
ｎ形半導体層１の表面層に２つのｎ形バッファ層２、１０を形成する。各バッファ層２、１０の表面層にｐ形ベース層３、１１形成し、さらにその表面層にｐ形コンタクト層５、１３とｎ形ソース層４、１２を形成する。そして、ｐ形ベース層３、１１の表面上とｎ形ソース層４、１２の一部表面上に形成したゲート酸化膜６、１４を介してゲート電極８、１５を形成する。
また、ｐ形コンタクト層５とｎ形ソース層４に接触する電極９およびｐ形コンタクト層１３とｎ形ソース層１２に接触する電極１６を形成する。二つのゲート電極８、１５は同一（共通）のゲート端子であるゲート端子Ｇからゲート電圧が印加される。また、電極９は端子Ｔ１から電圧が印加され、電極１６は端子Ｔ２から電圧が印加される。
ここで、ＬＩＧＢＴの各部位の名称について説明する。ＬＩＧＢＴ１７において、端子Ｔ１がエミッタ端子、電極９がエミッタ電極、ｎ形ソース層１２がｎ形エミッタ層、チャネル１９を形成するｐ形ベース層３、ｎ形バッファ層１０とｎ形半導体層１とｎ形バッファ層２を合わせてｎ形ドリフト層、ｐ形ベース層３とｐ形コンタクト層１３を合わせてｐ形コレクタ層、電極１６がコレクタ電極、端子Ｔ２がコレクタ端子である。
一方、ＬＩＧＢＴ１８において、端子Ｔ２がエミッタ端子、電極１６がエミッタ電極、ｎ形ソース層１２がｎ形エミッタ層、チャネル２０を形成するｐ形ベース層１１、ｎ形バッファ層２とｎ形半導体層１とｎ形バッファ層１０を合わせてｎ形ドリフト層、ｐ形ベース層３とｐ形コンタクト層５を合わせてｐ形コレクタ層、電極９がコレクタ電極、端子Ｔ１がコレクタ端子である。またゲート端子Ｇは共通のゲート端子、８がＬＩＧＢＴ１７のゲート電極、１５がＬＩＧＢＴ１８のゲート電極である。また、ＬＩＧＢＴ１７のチャネル１９はｐ形ベース層３のゲート電極８直下に形成され、ＬＩＧＢＴ１８のチャネル２０はｐ形ベース層１１のゲート電極１５直下に形成される。
本発明では２つのｎ形バッファ層２、１０を形成するところに特徴がある。この２つのｎ形バッファ層により以下の２つが可能となる。
（１）逆方向印加時おける二つのｐ形ベース層３、１１間のパンチスルーを防止することができ、耐圧を高めることができる。
（２）２つのＬＩＧＢＴ１７、１８の注入効率の調整が可能となる。
尚、ゲート電極８、１４下のゲート酸化膜６、１５の厚さは数１００Ｖの高い電圧に耐えられるように（絶縁性を高めるために）５００ｎｍ程度とし（通常のゲート酸化膜は２０Ｖ程度の電圧に耐えればよいので２０ｎｍ程度の厚さである）、フィールド酸化膜７の厚さは６５０ｎｍ程度とする。このフィールド酸化膜７を形成することで電界が緩和され高耐圧化を図ることができる。
図２は、図１の等価回路である。端子Ｔ１をエミッタ端子とするＬＩＧＢＴ１７と端子Ｔ２をエミッタ端子とするＬＩＧＢＴ１８が逆方向に並列接続された形となる。端子Ｔ２はＬＩＧＢＴ１７にとってはコレクタ端子となり、端子Ｔ１はＬＩＧＢＴ１８にとってのコレクタ端子となる。
図３を用いて、デバイスの動作を説明する。ここでは、端子Ｔ１をエミッタ端子とするＬＩＧＢＴ１７の動作を基準にして説明する。
オフモードではゲート端子Ｇに端子Ｔ１と同一の電圧が印加され、チャネル１９は形成されない。そして、端子Ｔ２に端子Ｔ１より高い電圧が印加されることになる。この場合、空乏層はｎ形バッファ層１０とｐ形ベース層１１の接合で形成されることになる。ｎ形半導体層１と２つのｎ形バッファ層２、１０の総電荷量、ならびにこの２つのｎ形バッファ層間２、１０の距離を最適化しておくことで、所望の耐圧特性を得ることができる。また、この状態ではＬＩＧＢＴ１８のチャネル２０は形成されない。
ここで、オフモードでは端子Ｔ２に高い電圧が印加されることになるため、Ｔ２−Ｇ間の絶縁耐圧を確保する必要がある、本発明では、ゲート酸化膜１４を厚くすることでこれを実現することができる。そしてこれにより、ＬＩＧＢＴ１８のゲート電極１５にもゲート端子Ｇから電圧を印加することが可能となり、デバイスの３端子化を実現できる。
オンモードにするためには、ゲート端子Ｇと端子Ｔ２に端子Ｔ１より高い電圧を印加し、チャネル１９を形成することで実現できる。ゲート端子Ｇに印加される電圧が端子Ｔ２に印加される電圧よりも高い場合では、ＬＩＧＢＴ１８のチャネル２０も形成されることとなる。図３で示した動作モードは、ゲート端子Ｇに印加される電圧が端子Ｔ２に印加される電圧よりも高い場合である。
オンモードでは、ｎ形ソース層４からはチャネル１９を通ってｎ形半導体層１に電子電流Ｉｅが流れ、この電子電流Ｉｅはｎ形バッファ層１０を通ってＬＩＧＢＴ１８のｎ形ソース層１２に入り込む電子電流成分Ｉｅ１と、ｎ形半導体層１で電子電流成分Ｉｅ１と分かれてｐ形コンタクト層１３から注入される正孔電流Ｉｈ２を担う正孔と再結合する電子による電子電流成分Ｉｅ２に分かれる。電子電流成分Ｉｅ２はＬＩＧＢＴ１７の寄生ｐｎｐトランジスタを駆動するベース電流となり、ｐ形コンタクト層１３からｐ形ベース層１１を介してｎ形バッファ層１０へ注入される正孔による正孔電流Ｉｈがｎ形半導体層１に入り込み伝導度変調を起こしてＬＩＧＢＴ１７がオンモードになる。
尚、電子電流成分Ｉｅ１はＬＩＧＢＴ１７およびＬＩＧＢＴ１８に内蔵される横形ＭＯＳＦＥＴの電流となる。よって、伝導度変調するまではこの電流成分によって負荷を駆動することが可能となり、素子のオフセット電圧（立ち上がり電圧）をゼロとすることができる。但し、ゲート端子Ｇに印加される電圧が、端子Ｔ２に対してチャネル２０のしきい値電圧よりも低い場合には、端子Ｔ１の中間にあるチャネル１９のみ形成され、チャネル２０は形成されないので、電子電流Ｉｅ１は流れず通常のＩＧＢＴと同様に０．６Ｖ程度の立ち上がり電圧が発生する。
オンモードからオフモードへの切り替えは、ゲート端子Ｇに印加する電圧を端子Ｔ１に印加する電圧と同じにすれば良い。
他方のＬＩＧＢＴ１８も、端子Ｔ２をエミッタ端子とした上記と同じ原理で動作する。
図４は、本発明の双方向ＬＩＧＢＴの要部斜視断面図である。図１の双方向ＬＩＧＢＴの２つのｎ形ソース拡散層（４、１２）を平面パターンにおいてストライプ状に形成し、かつ平行に配置した場合である。なお、本図では素子表面より上部の構成を省略している。
図５は、本発明の双方向ＬＩＧＢＴの別の要部斜視断面図である。図１の双方向ＬＩＧＢＴの２つのｎ形ソース層４、１２を平面パターンにおいて隣接するｐ形コンタクト層５、１３によって分割した場合である。ｎ形ソース層４、１２を分割するｐ形コンタクト部５ａ、１３ａは、ここでは図示していないゲート酸化膜直下までｐ形不純物が拡散することになり、この領域では不純物濃度が高いのでチャネルは形成されない。なお、本図では素子表面より上部の構成を省略している。
この構造では、ｐ形コンタクト部５ａ、１３ａを流れる正孔電流が大きくなり、そのためｎ形ソース層直下のｐ形ベース層を横切る正孔電流が小さくなるので、ＬＩＧＢＴがラッチアップし難くなり、図５の平面パターンより大きな短絡耐量を備えた双方向ＬＩＧＢＴの実現が可能となる。
図６は、この発明の第２実施例の双方向ＬＩＧＢＴの要部断面図である。２つのゲート酸化膜６、１４をフィールド酸化膜７で形成した場合の断面図を示す。勿論、チャネル１９、２０が形成できる厚みにフィールド酸化膜７の厚み（５００ｎｍ程度）は制限され、具体的にはゲート酸化膜６、１４と同じ厚さにする。これにより、フィールド酸化膜７形成工程でゲート酸化膜６、１４の形成が可能なり、素子形成工程の削減を図ることができる。その結果、コストダウンを実現できる。但し、第１実施例に比べるとフィールド酸化膜７の厚さが薄くなるのでｎ半導体層１内およびフィールド酸化膜７内での電界が増大する。尚、図６の双方向ＬＩＧＢＴの斜視断面図は図示しないが図４または図５と同じである。
以上の実施例１および２の説明では、ゲート端子Ｇがゲート電極８およびゲート電極１５に共通の端子となっている３端子素子に説明したが、ゲート電極８およびゲート電極１５にそれぞれ別々のゲート端子を接続する４端子素子としても構わない。
この場合はゲート電極８に印加する電圧を端子Ｔ１のみ対して制御すること、またゲート電極１５に印加する電圧を端子Ｔ２のみに対して制御することから、実施例１のゲート酸化膜６とゲート酸化膜１４の厚さを薄くすることもできる。すなわち、図７に示した一般的なＩＧＢＴに適用されるゲート酸化膜と同じ厚さにすることも可能である。
以上の実施例１および２の説明では、ゲート端子Ｇがゲート電極８およびゲート電極１５に共通の端子となっている３端子素子に説明したが、ゲート電極８およびゲート電極１５にそれぞれ別々のゲート端子を接続する４端子素子としても構わない。
この場合はゲート電極８に印加する電圧を端子Ｔ１のみ対して制御すること、またゲート電極１５に印加する電圧を端子Ｔ２のみに対して制御することから、実施例１のゲート酸化膜６とゲート酸化膜１４の厚さを薄くすることもできる。すなわち、図７に示した一般的なＩＧＢＴに適用されるゲート酸化膜と同じ厚さにすることも可能である。
１：ｎ形半導体層
２、１０、３０：ｎ形バッファ層
４、１２、２４：ｎ形ソース層
３、１１、２３：ｐ形ベース層
５、１３、２５、５ａ、１３ａ：ｐ形コンタクト層
６、１４、２６：ゲート酸化膜
７、２８：フィールド酸化膜
８、１５、２７：ゲート電極
９、１６：電極
１７、１８：ＬＩＧＢＴ
１９、２０、３３：チャネル
２９：エミッタ電極
３１：ｐ形コレクタ層
３２：コレクタ電極
Ｔ１、Ｔ２：端子
Ｇ：ゲート端子（共通のゲート端子）
Ｇ１、Ｇ２：ゲート端子
ＧＡ：ゲート端子
Ｅ：エミッタ端子
Ｃ：コレクタ端子
Ｉｅ：電子電流
Ｉｅ１、Ｉｅ２：電子電流成分
Ｉｈ、Ｉｈ２：正孔電流
Ｎ１、Ｎ２：ＩＧＢＴ
Ｄ１、Ｄ２：ＤＩＯＤＥ
２、１０、３０：ｎ形バッファ層
４、１２、２４：ｎ形ソース層
３、１１、２３：ｐ形ベース層
５、１３、２５、５ａ、１３ａ：ｐ形コンタクト層
６、１４、２６：ゲート酸化膜
７、２８：フィールド酸化膜
８、１５、２７：ゲート電極
９、１６：電極
１７、１８：ＬＩＧＢＴ
１９、２０、３３：チャネル
２９：エミッタ電極
３１：ｐ形コレクタ層
３２：コレクタ電極
Ｔ１、Ｔ２：端子
Ｇ：ゲート端子（共通のゲート端子）
Ｇ１、Ｇ２：ゲート端子
ＧＡ：ゲート端子
Ｅ：エミッタ端子
Ｃ：コレクタ端子
Ｉｅ：電子電流
Ｉｅ１、Ｉｅ２：電子電流成分
Ｉｈ、Ｉｈ２：正孔電流
Ｎ１、Ｎ２：ＩＧＢＴ
Ｄ１、Ｄ２：ＤＩＯＤＥ
Claims (6)
- 第１導電形の半導体層の表面層に選択的に形成された第1導電形の第一のバッファ層と、該第一のバッファ層の表面層に選択的に形成された第２導電形の第一のベース層と、該第一のベース層の表面層に選択的に形成された第1導電形の第一のソース層ならびに第２導電形の第一のコンタクト層と、前記第一のソース層と前記半導体層に挟まれた前記第一のベース層上および第一のバッファ層上に第一のゲート絶縁膜を介して形成された第一のゲート電極と、前記第一のコンタクト層と前記第一のソース層に接触する第一の電極と、前記第一のバッファ層から離して該第一のバッファ層に対向して前記半導体層の表面層に選択的に形成された第1導電形の第二のバッファ層と、該第二のバッファ層の表面層に選択的に形成された第２導電形の第二のベース層と、該第二のベース層の表面層に選択的に形成された第1導電形の第二のソース層ならびに第２導電形の第二のコンタクト層と、前記第二のソース層と前記半導体層に挟まれた前記第二のベース層上および第二のバッファ層上に第二のゲート絶縁膜を介して形成された第二のゲート電極と、前記第二のコンタクト層と第二のソース層に接触する第二の電極と、前記半導体層上に形成されたフィールド絶縁膜とを備えたことを特徴とする双方向横形絶縁ゲート型バイポーラトランジスタ。
- 前記第一のゲート電極と前記第二のゲート電極が前記フールド絶縁膜を挟んで対向し、互いに電気的に接続することを特徴とする請求項１に記載の双方向横形絶縁ゲート型バイポーラトランジスタ。
- 前記第一のゲート絶縁膜の厚さと前記第二のゲート絶縁膜の厚さが同じであることを特徴とする請求項１または２に記載の双方向横型絶縁ゲート型バイポーラトランジスタ。
- 前記フィールド絶縁膜の厚さが前記第一および第二のゲート絶縁膜の厚さと同じであることを特徴とする請求項１または２に記載の双方向横形絶縁ゲート型バイポーラトランジスタ。
- 前記第一のソース層および第二のソース層の平面パターンが、ストライプ状で互いに平行していることを特徴とする請求項1〜４のいずれか一項に記載の双方向横形絶縁ゲート型バイポーラトランジスタ。
- 前記第一のソース層と第一のコンタクト層および前記第二のソース層と第二のコンタクト層の平面パターンにおいて、第一のコンタクト層が第一のソース層を分割するように形成され、第二のコンタクト層が第二のソース層を分割するように形成されていることを特徴とする請求項1〜４のいずれか一項に記載の双方向横形絶縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007144520A JP2008300590A (ja) | 2007-05-31 | 2007-05-31 | 双方向横形絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007144520A JP2008300590A (ja) | 2007-05-31 | 2007-05-31 | 双方向横形絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008300590A true JP2008300590A (ja) | 2008-12-11 |
Family
ID=40173815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007144520A Pending JP2008300590A (ja) | 2007-05-31 | 2007-05-31 | 双方向横形絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008300590A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058541A (ja) * | 2014-09-09 | 2016-04-21 | 株式会社豊田中央研究所 | 横型半導体装置 |
| WO2017049006A1 (en) * | 2015-09-15 | 2017-03-23 | Ideal Power Inc. | Operation of double-base bipolar transistors with additional timing phases at switching transitions |
-
2007
- 2007-05-31 JP JP2007144520A patent/JP2008300590A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058541A (ja) * | 2014-09-09 | 2016-04-21 | 株式会社豊田中央研究所 | 横型半導体装置 |
| WO2017049006A1 (en) * | 2015-09-15 | 2017-03-23 | Ideal Power Inc. | Operation of double-base bipolar transistors with additional timing phases at switching transitions |
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