CN104854701A - 半导体装置 - Google Patents

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Abstract

终端区域具有环状区域(LNFLR)。在环状区域(LNFLR)，周期性地并排设置有环状的多个P型环层(12a～12f)。环状区域(LNFLR)被分为分别包含多个P型环层(12a～12f)的多个单元。各单元的宽度是固定的。将环状区域内的P型杂质总数设为N、目标耐压设为BV[V]、各单元的宽度设为SandL[μm]、多个单元的数量设为num，并满足下述关系。N≧(M×BV)γ，M＝104～105，γ＝0.55～1.95，SandL×num×Ecri≧2×α×BV，Ecri＝2.0～3.0×105[V/cm]，α＝100～101。多个单元的P型环层(12a～12f)的宽度朝向终端区域的外侧线性地变小。

Description

半导体装置
技术领域
本发明涉及一种用于形成大于或等于600V的高耐压功率模块的半导体装置。
背景技术
在电力用半导体装置中，在形成有晶体管的激活区域的周围配置有终端区域。为了提高耐压，提出了在终端区域设置彼此分离的多个P型环层、彼此连接的1个或者多个P型层的技术(例如，参照专利文献1)。
专利文献1：日本特表2001-522145号公报
发明内容
但是，为了提高耐压，需要增加P型环层的数量，因此，会使芯片面积变大。另外，由于最外周的P型环层的曲率较高，因此，会产生强电场而限制耐压的上限，降低断开切断(turn-off breaking)能力。
在终端区域设置P型层的情况下，P型层的剂量的容许范围较窄，因此，难以进行工艺控制，不良率较高。如果超出容许范围，则会在P型层的激活区域侧或者外侧的端部产生强电场而限制耐压的上限。另外，在形成多个P型层的情况下，需要多个照片制版和离子注入工序，会使制造工艺变复杂，提高产品的成本。
本发明就是为了解决上述的课题而提出的，其目的在于得到一种半导体装置，该半导体装置能够在不损害电气特性的状态下使芯片面积缩小，提高断开切断能力，扩大P型剂量的容许范围，通过简单的制造工艺进行制造。
本发明所涉及的半导体装置具有大于或等于目标耐压的耐压，在硅衬底设置形成有晶体管的激活区域、和配置在所述激活区域的周围的终端区域，该半导体装置的特征在于，所述终端区域具有环状区域，在所述环状区域，周期性地并排设置环状的多个P型环层，所述环状区域被分为分别包含所述多个P型环层的多个单元，各单元的宽度是固定的，将所述环状区域内的P型杂质总数设为N、所述目标耐压设为BV[V]、各单元的宽度设为SandL[μm]、所述多个单元的数量设为num，并满足下述关系，
N≥(M×BV)γ、M＝104～105、γ＝0.55～1.95
SandL×num×Ecri≥2×α×BV
Ecri＝2.0～3.0×105[V/cm]、α＝100～101
所述多个单元的所述P型环层的宽度朝向所述终端区域的外侧线性地变小。
发明的效果
通过本发明，能够在不损害电气特性的状态下使芯片面积缩小，提高断开切断能力，扩大P型剂量的容许范围，通过简单的制造工艺进行制造。
附图说明
图1是表示本发明的实施方式1所涉及的半导体装置的俯视图。
图2是沿图1的I-II线的剖面图。
图3是表示修正系数γ、M的二维模拟所用模型的图。
图4是表示由二维模拟计算出的杂质总数与耐压的关系的图。
图5是表示在满足条件2、3的情况下的耐压BVCES与P型杂质总数N的关系的图。
图6是表示修正系数α的二维模拟所用模型的图。
图7是表示修正系数α的二维模拟所用模型的图。
图8是表示在满足条件1、3的情况下的耐压BVCES与SandL×num的关系的图。
图9是表示在满足条件1、2的情况下的耐压BVCES与变化量β的关系的图。
图10是表示4500V级别的IGBT的终端区域的表面(图2的I-II)的电场分布的图。
图11是表示对比例1所涉及的半导体装置的剖面图。
图12是表示对比例2所涉及的半导体装置的剖面图。
图13是表示对比例3所涉及的半导体装置的剖面图。
图14是表示在耐压特性的评价实验中使用的评价电路图的图。
图15是表示耐压漏电流特性的评价结果的图。
图16是表示在模拟内部解析中施加相同电压的情况下(VCE＝4500V)，在终端区域的表面(图2的I-II)处的电场分布的图。
图17是表示耐压与P型剂量偏差的关系的图。
图18是表示在断开特性的评价实验中使用的评价电路的图。
图19是表示断开特性的评价结果的图。
图20是表示断开切断能力(JC(break))与VCC的关系的图。
图21是表示本发明的实施方式2所涉及的半导体装置的俯视图以及剖面图。
图22是表示本发明的实施方式3所涉及的半导体装置的俯视图以及剖面图。
图23是表示本发明的实施方式4所涉及的半导体装置的剖面图。
图24是表示本发明的实施方式5所涉及的半导体装置的俯视图以及剖面图。
图25是表示本发明的实施方式6所涉及的半导体装置的俯视图以及剖面图。
图26是表示本发明的实施方式7所涉及的半导体装置的剖面图。
图27是表示本发明的实施方式7所涉及的半导体装置的变形例的剖面图。
图28是表示本发明的实施方式8所涉及的半导体装置的剖面图。
图29是表示本发明的实施方式9所涉及的半导体装置的剖面图。
图30是表示本发明的实施方式10所涉及的半导体装置的剖面图。
图31是表示本发明的实施方式11所涉及的半导体装置的俯视图以及剖面图。
图32是表示本发明的实施方式12所涉及的半导体装置的俯视图以及剖面图。
具体实施方式
参照附图，对本发明的实施方式所涉及的半导体装置进行说明。有时对相同或者相对应的结构要素标注相同的标号，并省略重复的说明。
实施方式1.
图1是表示本发明的实施方式1所涉及的半导体装置的俯视图。在硅衬底设置有形成有晶体管的激活区域、配置在激活区域的周围的终端区域、以及配置在两者之间的主PN结区域。当晶体管ON时，在激活区域流过主电流，但在终端区域不流过主电流。当晶体管OFF时，通过施加偏置，在终端区域使耗尽层在器件横向上延伸，保持耐压。由此，半导体装置具有大于或等于目标耐压的耐压。
图2是沿图1的I-II线的剖面图。在激活区域中，在N-型漂移层1上依次设置有N型层2和P型发射极层3。以贯穿N型层2以及型P型发射极层3的方式设置有多个沟槽栅极4。在多个沟槽栅极4之间，在P型发射极层3的一部分中设置有P+型接触层5。硅衬底上的发射极电极6与P+型接触层5连接。通过层间绝缘膜7，将发射极电极6与沟槽栅极4绝缘。在N-型漂移层1的下侧依次设置有N型层8和P型集电极层9。P型集电极层9与集电极电极10连接。这些结构构成晶体管即IGBT。
在主PN结区域中，在N-型漂移层1上设置有P型层11。终端区域具有环状区域LNFLR(Linearly-Narrowed Field Limit Ring)。在环状区域LNFLR，在N-型漂移层1上周期性地并排设置有环状的多个P型环层12a～12f。在其外周侧设置有沟道截断区域。在沟道截断区域，在N-型漂移层1上设置有N型层13。N型层13与电极14连接。在主PN结区域和终端区域的顶面侧覆盖有绝缘膜15、16。
此外，主PN结区域与激活区域的边界部是激活区域的最外周的P+型接触层5的主PN结区域侧的端部。主PN结区域与终端区域的边界部是P型层11的终端区域侧的端部。
环状区域LNFLR被分为分别包含多个P型环层12a～12f中的1个P型环层的多个单元，各单元的宽度SandL是固定的。将环状区域LNFLR内的离子化的P型杂质总数设为N、目标耐压设为BV[V]、各单元的宽度设为SandL[μm]、多个单元的数量设为num，并满足下述条件。
N≥(M×BV)γ、M＝104～105、γ＝0.55～1.95(条件1)
SandL×num×Ecri≥2×α×BV、Ecri＝2.0～3.0×105[V/cm]、α＝100～101(条件2)
多个单元的P型环层12a～12f的宽度朝向终端区域的外侧线性地变小(条件3)。该变化量β满足0<β≦1.5。
条件1是满足目标耐压BV所需的P型杂质总数N的条件。耐压模式的半导体器件可视作电容器，根据C＝Q/V＝qN/V的关系，在电容C固定的情况下(在器件构造固定的情况下)，耐压BVCES与P型杂质总数N呈线性关系。修正系数γ、M用于对由材料、2或3维效果、以及器件设计(器件形状、扩散层的形成等)造成的影响进行修正，使用器件模拟软件进行提取。在这里，对二维模拟的情况进行说明。
图3是表示修正系数γ、M的二维模拟所用模型的图。首先，创建图3的模型。除了P型环层12以外的各部分的尺寸、杂质分布与实物芯片一致。P型环层12的宽度、包含它的单元的宽度是任意的宽度。使用该模型，对P型环层12的杂质总数N(＝剂量×P型环层12的宽度)进行分配。通过模拟对各杂质总数N的条件下的耐压进行计算。图4是表示由二维模拟计算出的杂质总数与耐压的关系的图。根据耐压BV与杂质总数N呈正向关系的数据，按照N＝(M×BV)γ来提取修正系数γ、M。
图5是表示在满足条件2、3的情况下的耐压BVCES与P型杂质总数N的关系的图。纵轴是以各耐压等级的目标耐压BV为基准而将耐压BVCES标准化的值。横轴是将P型杂质总数N标准化的值，标准化的基准值N0通过N0＝(M×BV)γ进行计算。作为计算的结果，在标准化的P型杂质总数N大于或等于1的情况下，标准化的耐压BVCES大于或等于1。由此，确认出下述情况，即，如果在满足条件2、3的情况下还满足条件1，则能够实现目标耐压BV。
条件2是使各单元均一分担耐压所需的单元宽度SandL和单元数量num的条件。就一维的情况而言，根据E(x)＝dV/dx的关系，在dE/dx＝0的情况下，即，在E(x)和宽度固定的情况下，耐压最大。其结果，在1维的台阶型PN结(abrupt PN junction)的情况下，1/2·Ecric·SandL＝BV/num成立。
条件2的修正系数α用于对由2或3维效果、以及器件设计(形状等)造成的影响进行修正，使用器件模拟软件进行提取。在这里，对二维模拟的情况进行说明。
图6以及图7是表示修正系数α的二维模拟所用模型的图。首先，创建图6以及图7的模型。图6是一维的台阶型PN结的模型。图7是呈高斯分布的圆柱型结(cylindrical junction with Gaussiandistribution)的模型，使该杂质分布与实物芯片一致。使用图6以及图7的模型计算耐压。将该数据代入α＝(图7的BV)/(图6的BV)，提取修正系数α。
图8是表示在满足条件1、3的情况下的耐压BVCES与SandL×num的关系的图。纵轴是以各耐压等级的目标耐压BV为基准而将耐压BVCES标准化的值。横轴是将SandL×num标准化的值，标准化的基准值(SandL×num)0通过(SandL×num)0×Ecri＝2×α×BV进行计算。作为计算的结果，在标准化的SandL×num大于或等于1的情况下，标准化的耐压BVCES大于或等于1。由此，确认出下述情况，即，如果在满足条件1、3的情况下还满足条件2，则能够实现目标耐压BV。
条件3是满足目标耐压BV所需的单元内的P型区域的宽度的条件。图9是表示在满足条件1、2的情况下的耐压BVCES与变化量β的关系的图。纵轴是以各耐压等级的目标耐压BV为基准而将耐压BVCES标准化的值。图10是表示4500V等级的IGBT的终端区域的表面(图2的I-II)的电场分布的图。β0是β的最佳值，β1是比最佳值小的值，β2是比最佳值大的值。横轴是以终端区域的宽度为基准而将距离标准化的值。在β＝β1的情况下，电场集中在终端侧，在β＝β2的情况下，电场集中在激活区域侧。由此，为了超过目标耐压BV，需要将β设定在0～1.5而使电场集中在终端区域的中央。在表1中示出β的容许范围。
【表1】
耐压等级 β的容许范围
600V 0.0～0.6
1200V 0.1～0.9
1700V 0.1～1.1
2500V 0.1～1.3
3300V 0.1～1.4
4500V 0.1～1.5
6500V 0.2～1.5
下面，一边与对比例进行比较一边对本实施方式的效果进行说明。图11是表示对比例1所涉及的半导体装置的剖面图。在终端区域设置有多个P型环层17a～17n。该P型环层17a～17n的浓度、深度、数量等是随着所要保持的耐压而不同的设计参数。多个P型环层17a～17n之间的N型漂移层1以间隔开的方式分担横向的电场。但是，为了提高耐压，需要增加多个P型环层17a～17n的数量，因此，会使芯片面积变大。另外，由于最外周的P型环层17n的曲率较高，因此，会产生强电场而限制耐压的上限，降低断开切断能力。
图12是表示对比例2所涉及的半导体装置的剖面图。在终端区域设置有1个P型层18。P型层18的浓度、深度等是随着所要保持的耐压而不同的设计参数。P型层18的表面浓度朝向终端区域的外侧变小。但是，P型层18的剂量的容许范围较窄，难以进行工艺控制，不良率较高。如果超出容许范围，则会在P型层18的激活区域侧或者外侧的端部产生强电场而限制耐压的上限。
图13是表示对比例3所涉及的半导体装置的剖面图。在终端区域设置有多个P型层18a、18b。P型层18a、18b的浓度、深度等是随着所要保持的耐压而不同的设计参数。P型层18a、18b的表面浓度朝向终端区域的外侧变小，深度朝向终端区域的外侧变浅。为了形成该P型层18a、18b，需要多个照片制版和离子注入工序，会使制造工艺变复杂，提高产品的成本。
图14是表示在耐压特性的评价实验中使用的评价电路图的图。使用耐压4500V的IGBT构造的器件。作为评价条件，Vcc为4500V，VGE为0V，温度为398K，DC模式。在该评价条件下评价耐压漏电流特性。图15是表示耐压漏电流特性的评价结果的图。实施方式1的漏电流JCES(4500V)与对比例1相比减少90％。
图16是表示在模拟内部解析中施加相同电压的情况下(VCE＝4500V)，在终端区域的表面(图2的I-II)处的电场分布的图。实施方式1的终端区域的宽度与对比例1相比，能够减少50％。另外，能够抑制终端区域的表面电场，因此，能够减少由强电场引起的漂移电流，并且抑制局部的碰撞电离。
图17是表示耐压与P型剂量偏差的关系的图。使用耐压4500V的IGBT构造的器件。纵轴是以目标耐压BV为基准而将耐压BVCES标准化的值。横轴是剂量的偏差比率值。对于剂量容许范围，是实施方式2～6、8～12＞实施方式7＞实施方式1＞对比例2。由此，与对比例2相比，本实施方式能够扩大P型剂量的容许范围。
图18是表示在断开特性的评价实验中使用的评价电路的图。使用耐压4500V的IGBT构造的器件。对于评价条件，Vcc为2800V，Ls＝2.47μH，温度为398K，JC为56A/cm2。在该评价条件下评价断开特性。图19是表示断开特性的评价结果的图。温度为398K。实施方式1与对比例1相比，断开损耗大致是固定的，终端区域的宽度减少，断开动作时的来自终端区域的空穴的量减少。因此，能够减少尾电流。
图20是表示断开切断能力(JC(break))与VCC的关系的图。使用耐压为4500V的IGBT构造的器件。通过进行终端区域的电场分布的分散化/均一化，实施方式1与对比例1相比，VCC＝3600V的JC(break)增加，提高了断开切断能力。另外，P型环层的PN结的曲率有所缓和，因此，实施方式4～6、10～12进一步提高了断开切断能力。
由此，本实施方式能够在不损害电气特性(ON电压、耐压、断开损耗、短路耐量等)的状态下使芯片面积缩小，提高断开切断能力，扩大P型剂量的容许范围。另外，能够统一形成多个P型环层12a～12f，因此，能够通过简单的制造工艺进行制造。
实施方式2.
图21是表示本发明的实施方式2所涉及的半导体装置的俯视图以及剖面图。与实施方式1相比，P型环层12a～12f的构造不同，P型环层12a～12f具有在俯视上周期性地配置的多个条纹构造19。在P型环层12a～12f内的各条纹构造19的边界产生电场集中。能够通过产生场限环(field limiting ring)效应而对电场分布进行分担，从而抑制局部的强电场。另外，由于在条纹构造19的边界部处分担耐压，因此，耗尽层不会延伸至条纹构造19的内部。由此，能够防止条纹构造19内的杂质的完全耗尽化，缓和耐压对环状区域LNFLR内的P型杂质剂量的依赖性。
实施方式3.
图22是表示本发明的实施方式3所涉及的半导体装置的俯视图以及剖面图。与实施方式1相比，P型环层12a～12f的构造不同，P型环层12a～12f具有在俯视上周期性地配置的多个斑点构造20。在P型环层12a～12f内的各斑点构造20的边界产生电场集中。能够通过产生场限环(field limiting ring)效应而对电场分布进行分担，从而抑制局部的强电场。另外，由于在斑点构造20的边界部处分担耐压，因此耗尽层不会延伸至斑点构造20的内部。由此，能够防止斑点构造20内的杂质的完全耗尽化，缓和耐压对环状区域LNFLR内的P型杂质剂量的依赖性。此外，在本实施方式中，斑点构造20是正方形，但不限定于此。
实施方式4.
图23是表示本发明的实施方式4所涉及的半导体装置的剖面图。在实施方式1的结构的基础上，在终端区域设置有与环状区域LNFLR的至少一部分重叠的P型层21。P型层21的表面浓度比P型环层12a～12f的表面浓度小。P型层21的深度d2比P型环层12a～12f的深度d1深。
将环状区域LNFLR内的P型环层12a～12f的P型杂质数量设为N1，P型层21的P型杂质数量设为N2，并满足下述条件。
N1+N2≥(M×BV)γ、M＝104～105、γ＝0.55～1.95
在本实施方式中，具有电压的部分是低PN曲率的P型层21的最外周、或者环状区域LNFLR内的P型环层12a～12f的边界处。因此，能够缓和并分散电场的集中。其结果，能够进一步提高断开切断能力，缓和表面电场。
实施方式5.
图24是表示本发明的实施方式5所涉及的半导体装置的俯视图以及剖面图。本实施方式具有实施方式2、4两者的特征，能够得到它们双方的效果。
实施方式6.
图25是表示本发明的实施方式6所涉及的半导体装置的俯视图以及剖面图。本实施方式具有实施方式3、4两者的特征，能够得到它们双方的效果。
实施方式7.
图26是表示本发明的实施方式7所涉及的半导体装置的剖面图。与实施方式1不同，终端区域具有多个环状区域LNFLR1、LNFLR2。在这些环状区域中，周期性地并排设置有环状的多个P型环层12a～12f。各环状区域被分为分别包含多个P型环层12a～12f的多个单元。在同一个环状区域内，各单元的宽度是固定的。但是，环状区域LNFLR1、LNFLR2具有彼此不同的单元宽度Sand1、Sand2。
将多个环状区域中的、从激活区域开始朝向外侧的第i个环状区域内的离子化的P型杂质总数设为N(i)、所述目标耐压设为BV[V]、第i个环状区域LNFLR所分担的耐压设为BV(i)[V]、第i个环状区域LNFLR的各单元的宽度设为SandL(i)[μm]、第i个环状区域LNFLR内的多个单元的数量设为num(i)，并满足下述关系。
N(i)≥(M×BV(i))γ、M＝104～105、γ＝0.55～1.95
Σ[SandL(i)×num(i)×Emax(i)]≥2×α×BV
BV＝ΣBV(i)、Emax(i)≤Ecri、Ecri＝2.0～3.0×105[V/cm]、α＝100～101、β(i+1)＞β(i)
在环状区域LNFLR1、LNFLR2中，多个单元的P型环层12a～12f的宽度SandL1、SandL2朝向终端区域的外侧线性地变小。环状区域LNFLR1的变化率β1、环状区域LNFLR2的变化率β2满足β2＞β1＞0。
上述条件的意义与实施方式1的条件1～3相同。而且，在本实施方式中，分阶段地对终端区域进行设计，在各部分按照上述规则形成LNFLR构造。由此，与实施方式1相比，能够进一步使电场分布均一化，因此，能够进一步扩大工艺容许范围。
图27是表示本发明的实施方式7所涉及的半导体装置的变形例的剖面图。在该变形例中，变化率β2＞β1＝0。在该情况下也能够具有相同的效果。
实施方式8.
图28是表示本发明的实施方式8所涉及的半导体装置的剖面图。与实施方式7相比，P型环层12a～12f的构造不同，P型环层12a～12f具有在俯视上周期性地配置的多个条纹构造19。由此，能够与实施方式2相同地缓和耐压对环状区域LNFLR内的P型杂质剂量的依赖性。
实施方式9.
图29是表示本发明的实施方式9所涉及的半导体装置的剖面图。与实施方式7相比，P型环层12a～12f的构造不同，P型环层12a～12f具有在俯视上周期性地配置的多个斑点构造20。由此，能够与实施方式3相同地缓和耐压对环状区域LNFLR内的P型杂质剂量的依赖性。
实施方式10.
图30是表示本发明的实施方式10所涉及的半导体装置的剖面图。在实施方式7的结构的基础上，在终端区域设置有与环状区域LNFLR的至少一部分重叠的P型层21。P型层21的表面浓度比P型环层12a～12f的表面浓度小。P型层21的深度比P型环层12a～12f的深度深。
将环状区域LNFLR内的P型环层12a～12f的P型杂质数量设为N1、P型层21的P型杂质数量设为N2，并满足下述条件。
N1+N2≥(M×BV)γ、M＝104～105、γ＝0.55～1.95
在本实施方式中，具有电压的部分是低PN曲率的P型层21的最外周、或者环状区域LNFLR内的P型环层12a～12f的边界处。因此，能够缓和并分散电场的集中。其结果，能够进一步提高断开切断能力，缓和表面电场。
实施方式11.
图31是表示本发明的实施方式11所涉及的半导体装置的俯视图以及剖面图。本实施方式具有实施方式8、10两者的特征，能够得到它们双方的效果。
实施方式12.
图32是表示本发明的实施方式12所涉及的半导体装置的俯视图以及剖面图。本实施方式具有实施方式9、10两者的特征，能够得到它们双方的效果。
在上述的实施方式1～12中，说明了4500V的高耐压等级的半导体装置，但是，对于任何耐压等级都能够应用本申请的技术方案。另外，在上述的实施方式中，说明了激活区域的晶体管是沟槽栅极构造的IGBT的情况，但是，具有平面栅极构造的IGBT、二极管也能够应用本申请的技术方案。
标号的说明
12a～12f P型环层，19 条纹构造，20 斑点构造，21 P型层。

Claims (5)

1.一种半导体装置，该半导体装置具有大于或等于目标耐压的耐压，在硅衬底设置形成有晶体管的激活区域、和配置在所述激活区域的周围的终端区域，
该半导体装置的特征在于，
所述终端区域具有环状区域，
在所述环状区域，周期性地并排设置环状的多个P型环层，
所述环状区域被分为分别包含所述多个P型环层的多个单元，
各单元的宽度是固定的，
将所述环状区域内的P型杂质总数设为N、所述目标耐压设为BV[V]、各单元的宽度设为SandL[μm]、所述多个单元的数量设为num，并满足下述关系，
N≥(M×BV)γ、M＝104～105、γ＝0.55～1.95
SandL×num×Ecri≥2×α×BV
Ecri＝2.0～3.0×105[V/cm]、α＝100～101
所述多个单元的所述P型环层的宽度朝向所述终端区域的外侧线性地变小。
2.一种半导体装置，该半导体装置具有大于或等于目标耐压的耐压，在硅衬底设置形成有晶体管的激活区域、和配置在所述激活区域的周围的终端区域，
该半导体装置的特征在于，
所述终端区域具有多个环状区域，
在各环状区域，周期性地并排设置环状的多个P型环层，
各环状区域被分为分别包含所述多个P型环层的多个单元，
在同一环状区域内，各单元的宽度是固定的，
将所述多个环状区域中的第i个环状区域内的P型杂质总数设为N(i)、所述目标耐压设为BV[V]、所述第i个环状区域所分担的耐压设为BV(i)[V]、所述第i个环状区域的各单元的宽度设为SandL(i)[μm]、所述第i个环状区域内的所述多个单元的数量设为num(i)，并满足下述关系，
N(i)≥(M×BV(i))γ、M＝104～105、γ＝0.55～1.95
Σ[SandL(i)×num(i)×Emax(i)]≥2×α×BV
BV＝ΣBV(i)、Emax(i)≤Ecri、Ecri＝2.0～3.0×105[V/cm]、α＝100～101
所述多个单元的所述P型环层的宽度朝向所述终端区域的外侧线性地变小。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述P型环层具有在俯视上周期性地配置的多个条纹构造。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述P型环层具有在俯视上周期性地配置的多个斑点构造。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述终端区域还具有P型层，该P型层与所述环状区域的至少一部分重叠，
所述P型层的表面浓度比所述P型环层的表面浓度小，
所述P型层的深度比所述P型环层的深度深。
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