CN101217160A - 一种高压mos器件 - Google Patents

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Abstract

本发明提供一种高压MOS器件，其至少包括栅极、源极及漂移区，其中，该器件还包括至少两个场板，所述场板相互间隔一段距离分布在漂移区的上表面，与栅极最近的场板与源极相连接，另一个场板与栅极相连。两个场板均由多晶硅层构成，厚度与栅极的多晶硅层厚度一样。两个场板的长度可以相同或不同。场板的长度取决于漂移区的掺杂程度，漂移区掺杂越低，场板越长，场板的长度范围不超过漂移区长度的三分之一。场板长度介于漂移区长度的六分之一到四分之一之间。与现有技术相比，本发明的器件提高了击穿电压，降低了导通电阻，器件速度不受影响，安全工作区较大。

Description

一种高压MOS器件
技术领域
本发明涉及高压MOS器件，尤其涉及一种高压MOS器件。
背景技术
高压MOS器件的应用越来越广泛。评价高压器件的性能一般包括三个指标：击穿电压，导通电阻和开关速度；评价高压器件的可靠性一般包括两个指标：安全工作区和热电子注入引起的性能退化。
LDMOS(侧面扩散晶体管，Laterally Diffused Metal Oxide Semiconductor)是SOI高压智能功率集成电路的核心器件，近年来成为半导体功率器件研究的一个热点。LDMOS结构的耐压取决于器件的横向耐压和纵向耐压中的较小者。器件的横向耐压可以采用和体硅器件相同的技术来进行改善，如场板技术。场板结构是指栅电极向漏极延伸的结构。该电极结构能够减轻电流崩塌，减缓电场向栅电极集中，因此实现了高耐压化。
图1给出了已有的三种高压MOS器件的结构。其中图1(a)是普通的LDMOS，图1(b)是利用栅极多晶硅13作为场板的LDMOS，这种结构提高了击穿电压，降低了导通电阻，缺点是速度不快，安全工作区较小。
图1(c)是场板17和源极11联接在一起的MOS器件，这种结构同样提高了击穿电压，速度不受影响，缺点是增加了导通电阻。
发明内容
本发明的目的在于提供一种改进的高压MOS器件，其可以有效提高器件性能。
为实现上述目的，本发明提供一种高压MOS器件，其至少包括栅极、源极及漂移区，其中，该器件还包括至少两个场板，所述场板相互间隔一段距离分布在漂移区的上表面，与栅极最近的场板与源极相连接，另一个场板与栅极相连。
两个场板均由多晶硅层构成，厚度与栅极的多晶硅层厚度一样。
两个场板的长度可以相同或不同。
场板的长度取决于漂移区的掺杂程度，漂移区掺杂越低，场板越长，场板的长度范围不超过漂移区长度的三分之一。
场板长度介于漂移区长度的六分之一到四分之一之间。
两个场板的间隔距离范围取决于漂移区掺杂及工作状态，不超过漂移区长度的五分之一，漂移区掺杂越低要求两个场板间隔距离越远。
与栅极最近的一个场板与栅极的间隔距离情况取决于漂移区掺杂程度，该间隔距离不超过漂移区长度的五分之一。
与现有技术相比，本发明的器件提高了击穿电压，降低了导通电阻，器件速度不受影响，安全工作区较大。
附图说明
通过以下对本发明一实施例结合其附图的描述，可以进一步理解其发明的目的、具体结构特征和优点。其中，附图为：
图1是现有技术高压MOS器件的结构示意图。
图2是本发明高压MOS器件的结构示意图。
具体实施方式
本发明提出一种高压MOS器件，请参阅图2，该器件至少包括源极11、栅极13、漂移区15、第一场板17及第二场板19。第一场板17和第二场板19均由多晶硅层构成，厚度与栅极13的多晶硅层厚度一样，且相互间隔一段距离分布在漂移区15的上表面。其中，与栅极13最近的第一场板17与源极11相连接，第二场板19与栅极13相连。
两个场板17和19的长度L1和L2可以相同或不同，长度L1和L2的范围为工艺允许的最小值至漂移区15长度LS的三分之一左右，具体可根据不同的高压MOS器件选择不同的长度，范围从1微米到100微米之间。
两个场板17和19的长度L1和L2的最佳值与漂移区15的掺杂及工作状态有关，漂移区15掺杂越低要求场板17和19越长，在本发明较佳实施例中，第一场板17和第二场板19的长度L1和L2的最佳取值范围均为漂移区15长度LS的六分之一到四分之一。
第一场板17和第二场板19的间隔距离范围从工艺允许的最小值至漂移区15长度LS的五分之一。第一场板17和第二场板19的间隔距离的根据漂移区15掺杂及工作状态来确定。一般来说，漂移区15掺杂越低要求两个场板17和19间隔距离越远，在本发明较佳实施例中，第一场板17和第二场板19间隔距离为0.2到0.6微米之间。
第一场板17与栅极13的间隔距离情况与两个场板17和19间隔距离相同，取决于漂移区15掺杂及工作状态，其范围从工艺允许的最小值至漂移区15长度LS的五分之一。
在本发明最佳实施例中，本发明的漂移区15长度LS为1.6微米，两个场板的17和19长度L1和L2均为0.2微米；第一场板17与第二场板19，第一场板17与栅极13的间隔均为0.25微米
本发明通过实验验证本发明的器件结构使电场分布更加均匀。如果漂移区15上加一个场板17，根据二维的泊松方程，场板17两个边缘的电场比中间的电场会强一些，电场分布成U字型。如果有两个场板17和19并排分布，电场就会呈波浪型W分布。如果没有场板的话，电场分布就成了∧型。综上所述，可以看出本发明器件的电场分布更加均匀，从而提高了击穿电压。
本发明的器件较现有技术另外一个优化的性能，即大电流状态下漂移区15的电场峰值最小。电场峰值最小的关键在于多了一个与栅极13相连的第二场板19。在导通状态下栅极13加高电压，第二场板19下面形成了一个电子的累积层，降低了导通电阻，同时抑制了导致漂移区15最右端电场上升的科尔刻效应(Kirk效应)。电场峰值从沟道附近转移到漂移区15的另一端。本发明的电场峰值最小，从而降低了碰撞离化以及由此引起的衬底电流和热电子注入，扩大了器件的安全工作区和可靠性。
表1是一种典型工艺条件下三种器件的模拟测试结果。表1中现有技术一，、现有技术二以及现有技术三分别对应图1(a)、图1(b)以及图1(c)所示的高压MOS器件。图1(b)中那个场板13的长度为0.4微米，图1(c)场板17的长度L1是0.2微米，栅极13与场板1 7之间的间隔是0.25微米。
其中四个高压MOS器件的漂移区长度LS均为1.6um，工作电压Vdd为30伏。本发明的高压MOS器件中，第一场板17与栅极13、第一场板17与第二场板19之间的距离都是0.25微米，第一场板17与第二场板19的长度L1和L2都是0.2微米。可以看出，本发明器件的衬底电流最小，说明该器件的安全工作区域最大。
表1
器件结构   击穿电压(伏特V)     饱和电流(微安/微米)     衬底电流(微安/微米)
现有技术一图1(a)     40     438     21
现有技术二图1(b)     50     515     38
现有技术三图1(c)     48     402     18
本发明的器件     56     508     7
本发明的高压MOS器件利用源极11和漂移区15上连接的多晶硅形成一个场板17，同时在漂移区15上多形成了一个场板19与栅极13相连。本发明的器件提高了击穿电压，降低了导通电阻，器件速度不受影响，安全工作区较大。

Claims (8)

1.一种高压MOS器件，其至少包括栅极、源极及漂移区，其特征在于：该器件还包括至少两个场板，所述场板相互间隔一段距离分布在漂移区的上表面，与栅极最近的场板与源极相连接，另一个场板与栅极相连。
2.如权利要求1所述的一种高压MOS器件，其特征在于：两个场板均由多晶硅层构成，厚度与栅极的多晶硅层厚度一样。
3.如权利要求1所述的一种高压MOS器件，其特征在于：两个场板的长度可以相同或不同。
4.如权利要求3所述的一种高压MOS器件，其特征在于：场板的长度取决于漂移区的掺杂程度，漂移区掺杂越低，场板越长，场板的长度范围不超过漂移区长度的三分之一。
5.如权利要求4所述的一种高压MOS器件，其特征在于：场板长度介于漂移区长度的六分之一到四分之一之间。
6.如权利要求1所述的一种高压MOS器件，其特征在于：两个场板的间隔距离范围取决于漂移区掺杂及工作状态，不超过漂移区长度的五分之一，漂移区掺杂越低则两个场板间隔距离越远。
7.如权利要求6所述的一种高压MOS器件，其特征在于：两个场板的间隔距离为0.2到0.6微米之间。
8.如权利要求1所述的一种高压MOS器件，其特征在于：与栅极最近的一个场板与栅极的间隔距离情况取决于漂移区掺杂程度，该间隔距离不超过漂移区长度的五分之一。
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