CN102683405A - 半导体器件、制造方法以及晶体管电路 - Google Patents

半导体器件、制造方法以及晶体管电路 Download PDF

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Abstract

一种晶体管电路包括：第一高电子迁移率晶体管；以及第二高电子迁移率晶体管，具有负阈值电压，其中第二高电子迁移率晶体管的源极耦接至第一高电子迁移率晶体管的栅极，以及第二高电子迁移率晶体管的栅极耦接至第一高电子迁移率晶体管的源极。本发明可以提高高电子迁移率晶体管的耐受电压。

Description

半导体器件、制造方法以及晶体管电路
技术领域
本文讨论的实施例涉及一种半导体器件、用于制造半导体器件的方法以及晶体管电路。
背景技术
由于GaN的高击穿电场强度和高迁移率，GaN-HEMT(高电子迁移率晶体管)有望用作高功率开关器件。此处，薄绝缘层被直接设置在栅极下方以通过IC(集成电路)所产生的大约几伏的电压来驱动GaN-HEMT。如果在源极与漏极之间施加高电压，则薄绝缘层容易损坏。换句话说，GaN-HEMT本身的耐受电压不高。
为了解决上述问题，提出了在GaN-HEMT上具有场板(FP)的半导体器件(以下称为GaN-FP-HEMT)。根据GaN-FP-HEMT，GaN-HEMT的与源极-漏极电压相关的耐受电压被提高到了几百伏。例如，(参考Wataru Saito，“高电压GaN-HEMTs中的依赖于电流崩塌现象的场板结构”，IEEE电子器件，Vol.31，2010年7月，No.7，pp.559-661，2010年7月。)
发明内容
根据实施例的第一个方案，一种晶体管电路包括：第一高电子迁移率晶体管；以及第二高电子迁移率晶体管，具有负阈值电压，其中第二高电子迁移率晶体管的源极耦接至第一高电子迁移率晶体管的栅极，以及第二高电子迁移率晶体管的栅极耦接至第一高电子迁移率晶体管的源极。
根据实施例的第二个方案，一种半导体器件包括：第一化合物半导体膜；层压膜，其中层叠有第二化合物半导体膜和绝缘膜；以及电极，包括被嵌入在形成于层压膜上的凹陷中的第一部分以及在第一部分和绝缘膜这两者之上延伸的第二部分，其中第一部分包括：第一嵌入部分，沿第二部分的延伸方向具有第一长度；以及第二嵌入部分，被置于第一嵌入部分与凹陷的底部之间，且第二嵌入部分具有小于第一长度的第二长度。
根据实施例的第三个方案，一种半导体器件制造方法包括以下步骤：形成第一化合物半导体膜；在第一化合物半导体膜上形成第二化合物半导体膜；在第二化合物半导体膜上形成具有第一宽度的第一凹陷区；在其上形成有第一凹陷区的第二化合物半导体上形成绝缘膜；在绝缘膜上形成具有大于第一宽度的第二宽度的第二凹陷区，从而暴露出第一凹陷区和第一凹陷区的两侧；以及形成电极，该电极在第一凹陷区和第二凹陷区上方延伸，并位于第二凹陷区外侧的绝缘膜上。
本发明可以提高高电子迁移率晶体管的耐受电压。
附图说明
图1为根据第1实施例的晶体管电路的电路图；
图2为第一高电子迁移率晶体管的剖面；
图3为第二高电子迁移率晶体管的剖面；
图4为示出根据第1实施例的晶体管电路的运行的视图；
图5为示出第1实施例的变形实例的电路图；
图6为根据第2实施例的晶体管电路的平面图；
图7为第2实施例的变形实例的平面图；
图8为根据第3实施例的晶体管电路的电路图；
图9示出第一高电子迁移率晶体管的示例性剖视图；
图10示出第二高电子迁移率晶体管的示例性剖视图；
图11A为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面(process cross section)；
图11B为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图11C为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图12A为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图12B为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图12C为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图13A为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图13B为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图13C为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图14A为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图14B为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；
图15A为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面；以及
图15B为示出用于制造根据第3实施例的晶体管电路的示例性方法的工艺剖面。
具体实施方式
如前所述，采用FP提高了GaN-HEMT的与源极-漏极电压相关的耐受电压。然而，由于栅极正下方的绝缘层的厚度没有改变，因而GaN-FP-HEMT的与源极-栅极电压相关的耐受电压不高。因此，当向栅极施加大约几十伏的噪声时，GaN-FP-HEMT会损坏。
现在，静电噪声很容易达到几百伏。如果在源极与漏极之间施加如此高的电压，即使通过场板具有了得以增强的与源极-漏极电压相关的耐受电压，仍有可能会出现损坏GaN-FP-HEMT的情况。
如此，高电子迁移率晶体管的耐受电压不足于用于高电压运行。
因此，本实施例的一个方案的目的是提供一种高电子迁移率晶体管，其具有的耐受电压足于用于高电压运行。
下面将参照附图来说明实施例。
(第1实施例)
(1)结构
图1为根据本实施例的晶体管电路2的电路图。晶体管电路2包括第一高电子迁移率晶体管4以及具有负阈值电压的第二高电子迁移率晶体管6。在图1中的用虚线描绘的框中，示出第一高电子迁移率晶体管4和第二高电子迁移率晶体管6的等效电路。
如图1所示，第二高电子迁移率晶体管6的第二源极S2耦接至第一高电子迁移率晶体管4的第一栅极G1。而且，第二高电子迁移率晶体管6的第二栅极G2耦接至第一高电子迁移率晶体管4的第一源极S1。
图2为第一高电子迁移率晶体管4的剖面。如图2所示，第一高电子迁移率晶体管4包括设置在衬底8上的半导体异质结10。衬底8例如是Si衬底。
如图2所示，半导体异质结10具有包括沟道层12以及堆叠在沟道层12上的阻挡层14的异质结构。例如，沟道层12是非掺杂GaN层。例如，阻挡层14是非掺杂AlGaN层或n型AlGaN层。即，例如，半导体异质结10是AlGaN/GaN异质结。
在AlGaN/GaN异质结中，由于AlGaN阻挡层与GaN沟道层之间的晶格畸变，产生了压电极化。通过上述压电极化以及通过自发极化，在AlGaN阻挡层与GaN之间的界面处产生了二维电子气。
如图2所示，第一高电子迁移率晶体管4包括第一源极S1、第一栅极G1、第一场板FP1以及第一漏极D1。第一场板FP1设置在第一栅极G1与第一漏极D1之间，并且通过布线15耦接至第一源极S1(参考图1)。
如图2所示，诸如SiN膜等第一绝缘膜24被设置在阻挡层14上。第一栅极凹陷28被设置在层压膜26上以抵达阻挡层14的内部，其中，在层压膜26中层叠有阻挡层14和第一绝缘膜24。
如图2所示，第一栅极G1被设置在第一栅极凹陷28中。另外，第一栅极绝缘层30被设置在第一栅极G1与层压膜26之间。第一栅极绝缘层30例如是包括AlN膜和SiN膜的层压膜。
而且，FP凹陷28a被设置在层压膜26上以抵达阻挡层14的表面。场板FP1被设置在FP凹陷28a中。另外，FP绝缘层30a被设置在FP凹陷28a与层压膜26之间。类似于栅极绝缘层30，FP绝缘层30a例如是包括AlN膜和SiN膜的层压膜。如图2所示，上述场板FP1在第一栅极G1与第一漏极D1之间延伸。
另外，源极凹陷29a被设置在层压膜26上以抵达阻挡层14的内部。第一源极S1的一部分被设置在源极凹陷29a中。而且，漏极凹陷29b被设置在层压膜26上以抵达阻挡层14的内部。第一漏极D1的一部分被设置在漏极凹陷中。
由SiO2等构成的第二绝缘膜29以这样的方式设置在第一绝缘膜24上，即覆盖第一源极S1、第一栅极G1、第一场板FP1以及第一漏极D1。通过设置在第二绝缘膜29上的布线17(参考图1)，第一场板FP1耦接至源极S1。
图3为第二高电子迁移率晶体管6的剖面。除了不包括第一场板FP1且第二栅极凹陷28b几乎抵达阻挡层14的表面而不透入其中之外，第二高电子迁移率晶体管6的结构与第一高电子迁移率晶体管4的结构大体相同。
如图3所示，第二高电子迁移率晶体管6的第二栅极G2的结构和第一高电子迁移率晶体管4的第一场板FP1的结构大体相同。即，第二栅极G2被设置在第二栅极凹陷28b中，其中第二栅极凹陷28b被设置在层压膜26上以抵达阻挡层14的表面。第二栅极绝缘层30b被设置在第二栅极凹陷28b与层压膜26之间。
例如，第一高电子迁移率晶体管4和第二高电子迁移率晶体管6在同一个衬底8上同时形成。例如，第一栅极绝缘层30、第二栅极绝缘层30b以及FP绝缘层30a由单绝缘层形成。
第二高电子迁移率晶体管6的第二源极S2通过设置在第二绝缘膜29上的布线19(参考图1)耦接至第一高电子迁移率晶体管4的第一源极S1。
第一HEMT4的栅极G1以及位于其附近的异质结10(含第一栅极绝缘层30)具有HEMT的功能。而且，第一场板FP1以及位于其附近的异质结10(含FP绝缘层30a)具有HEMT的功能。因此，如图1所示，第一高电子迁移率晶体管4的等效电路是包括对应于第一栅极G1的HEMT32以及对应于第一场板FP1的HEMT34(以下称为第一FP-HEMT)的串联电路。
对应于第一栅极G1的HEMT32的阈值例如是1V至3V。而且，位于第一栅极G1下方的绝缘层30的耐受电压(以下称为第一栅极的耐受电压，其与第一源极S1和第一栅极G1之间的电压相关)例如是大约10V。
第一FP-HEMT34的阈值例如是-7V至-8V的负电压。第一FP-HEMT34的阈值的绝对值(例如，7V至8V)低于第一栅极G1的耐受电压(例如，大约10V)。以下，阈值的绝对值称为阈值绝对值。
第一栅极G1下方的阻挡层14比第一场板FP1下方的阻挡层14薄。因此，对应于第一栅极G1的HEMT32的阈值(例如，1V至3V)高于第一FP-HEMT的阈值(例如，-7V至-8V)。另一方面，第一栅极G1的耐受电压(例如，10V)低于第一场板FP1的耐受电压(例如，100V)。
此处，第一场板FP1的耐受电压是位于第一场板FP1下方的绝缘层30a的耐受电压(以下称为第一场板FP1的耐受电压，其与第一FP-HEMT的源极-栅极电压相关)。第一FP-HEMT的源极-栅极电压是节点N1(其位于第一栅极G1与第一场板FP1之间)与第一场板FP1之间的电压。
第二高电子迁移率晶体管6具有负阈值电压(例如，-7V至-8V)。此处，第二高电子迁移率晶体管6的阈值绝对值高于对应于第一栅极G1的HEMT32的阈值(例如，大约1V至3V)。而且，第二高电子迁移率晶体管6的栅极G2的耐受电压(例如，大约100V)高于第一高电子迁移率晶体管4的栅极G1的耐受电压(例如，大约10V)。
此外，如图2所示，位于根据本实施例的第二高电子迁移率晶体管6的第二栅极G2下方的结构和位于第一场板FP1下方的结构大体相同。因此，第二高电子迁移率晶体管6的特性(阈值、耐受电压等)和第一FP-HEMT34的特性大体相同。然而，位于第二高电子迁移率晶体管6下方的结构也可以与位于第一场板FP1下方的结构不同。
此处，栅极的耐受电压是位于栅极下方的绝缘层的耐受电压(接近介电击穿发生之前的电压)，其中此处的绝缘层的耐受电压与对应于栅极的HEMT的源极-栅极电压相关。场板的耐受电压是场板下方的绝缘层的耐受电压(接近介电击穿发生之前的电压)，此处的绝缘层的耐受电压与对应于场板的HEMT的源极-栅极电压相关。
下文中，栅极的耐受电压和场板的耐受电压被统称为栅极耐受电压。而且，栅极(或场板)下方的绝缘层的击穿被称为栅极(或场板)击穿。
顺便提及的是，所述HEMT具有相对于栅极的对称结构。因此，栅极(或场板)的与漏极-栅极电压有关的耐受电压大体等于栅极(或场板)的与源极-栅极电压有关的耐受电压。
(2)运行
如图1所示，第一高电子迁移率晶体管4的源极S1和漏极D1分别耦接至晶体管电路2的源极端子ST和漏极端子DT。第二高电子迁移率晶体管6的漏极D2耦接至晶体管电路2的栅极端子GT。向漏极端子DT施加正电压(例如，大约几十伏)，并且将地电位(＝0V)供应至源极端子ST。
图4为示出根据本实施例的晶体管电路2的运行的视图。水平轴表示时间。垂直轴表示与接地平面相关的电压(即，电位)。实线表示第一高电子迁移率晶体管4的栅极G1处的电位38。虚线表示向栅极端子GT施加的电位36(以下称为栅极驱动电位)。图4的上部示出对应于第二高电子迁移率晶体管6的运行状态的四个阶段P1-P4。
现在，第二高电子迁移率晶体管6的源极-栅极电位是第二源极S2处的电位VS2与第二栅极G2处的电位VG2之间的电位差(＝VG2-VS2)。如图1所示，第二高电子迁移率晶体管6的源极S2耦接至第一栅极G1。因此，第二高电子迁移率晶体管6的源极S2处的电位VS2与第一栅极G1处的电位VG1相等(VS2＝VG1)。
而且，第二高电子迁移率晶体管6的栅极G2处的电位VG2与第一源极处的电位VS1相等(VG2＝VS1)。此处，耦接至源极端子ST的第一源极处的电位VS1是地电位(＝0V)。因此，第二高电子迁移率晶体管6的栅极G2处的电位VG2是0V(VG2＝0V)。
因此，第二高电子迁移率晶体管6的源极-栅极电位VSG(＝VG2-VS2)由等式(1)来表示。
VSG＝-VG1……(1)
--阶段P1--
阶段P1是将施加到栅极端子GT的驱动电位(以下称为栅极驱动电位)保持于低电平的期间。在图4所示的实例中，低电平的电位(使晶体管电路2处于不导通状态的电位电平)为0V。此时，第一栅极G1的电位VG1为0V。因此，从等式(1)可以明显看出，第二高电子迁移率晶体管6的源极-栅极电位VSG为0V。
如前文所述，第二高电子迁移率晶体管6的阈值是负电压(例如，-7V至-8V)。因此，因为源极-栅极电位VSG(＝0V)不低于阈值(负电压)，所以第二高电子迁移率晶体管6导通。
--阶段P2--
阶段P2是从栅极驱动电位36自低电平开始上升开始并持续到升至第二高电子迁移率晶体管6的阈值绝对值的期间。在图4所示的实例中，栅极驱动电位的峰值(例如，大约14V至16V)大约是第一高电子迁移率晶体管4的阈值(例如，大约7V至8V)的两倍。此处，峰值是高电平电位。
当栅极驱动电位开始上升时，电流经由处于导通状态的第二高电子迁移率晶体管6供应至第一栅极G1。第一高电子迁移率晶体管4的源极-栅极电容通过上述电流充电。结果是，第一栅极G1处的电位38随着栅极驱动电位36上升。
--阶段P3--
阶段P3是从栅极驱动电位36进一步自第二高电子迁移率晶体管6的阈值绝对值上升时开始、之后持续下降直到再次回到第二高电子迁移率晶体管6的阈值绝对值的期间。
当栅极驱动电位36超过第二高电子迁移率晶体管6的阈值绝对值(例如，7V至8V)时，第一栅极G1处的电位VG1达到略超过第二高电子迁移率晶体管6的阈值绝对值的电位。然后，从等式(1)可以明显看出，第二高电子迁移率晶体管6的源极-栅极电位VSG变得略低于第二高电子迁移率晶体管6的阈值。此时，第二高电子迁移率晶体管6变为不导通状态。
由此，第一高电子迁移率晶体管4的源极-栅极电容停止充电。因此，第一栅极G1处的电位VG1未上升到高于第二高电子迁移率晶体管6的阈值绝对值或上升到那种程度。
之后，栅极驱动电位36达到高电平的电位，并且将高电平的电位保持一段时间。然后，栅极驱动电位36开始下降，并且再次达到第二高电子迁移率晶体管6的阈值绝对值。在上述期间内，第二高电子迁移率晶体管6保持在不导通状态。因此，第一栅极G1处的电位VG1维持在第二高电子迁移率晶体管6的阈值绝对值或维持在那种程度。
--阶段P4--
阶段P4是在栅极驱动电位36下降到第二高电子迁移率晶体管6的阈值绝对值或更低之后的期间。
第二高电子迁移率晶体管6的漏极-栅极电压VDG是第二漏极D2的电位VD2与第二栅极G2的电位VG2之间的电位差(＝VG2-VD2)。如前文所述，第二栅极G2处的电位VG2为0V。因此，第二高电子迁移率晶体管6的漏极-栅极电压VDG由等式(2)来表示。
VDG＝-VD2……(2)
因此，当栅极驱动电位36变得低于第二高电子迁移率晶体管6的阈值绝对值时，第二高电子迁移率晶体管6的漏极-栅极电位变为所述阈值或更高。这使得第二高电子迁移率晶体管6导通。然后，第一高电子迁移率晶体管4的源极-栅极电容经由第二高电子迁移率晶体管6放电。结果是，第一栅极G1的电位38与栅极驱动电位36一起下降。
第一高电子迁移率晶体管4的源极-栅极电容继续放电直到栅极驱动电位36达到低电平。当栅极驱动电位36达到低电平时，停止放电。
结果是，第一栅极G1处的电位38下降到低电平的电位(＝0V)，之后，维持处于低电平的电位。在栅极驱动电位36达到低电平的电位之后，第一晶体管4和第二晶体管6的状态对应于处于阶段P1的第一高电子迁移率晶体管4和第二高电子迁移率晶体管6的状态。
--导通控制--
如前文参考图4所述，第一栅极G1处的电位38与栅极驱动电位36一起上升到第二高电子迁移率晶体管6的阈值绝对值或上升到那种程度。在保持于阈值绝对值附近一段时间之后，第一栅极G1处的电位38随着栅极驱动电位36下降。如前文所述，第二高电子迁移率晶体管6的阈值绝对值(例如，7V至8V)高于对应于第一栅极G1的HEMT32的阈值(例如，大约1V至3V)。
因此，当栅极驱动电位36达到高电平电位时，对应于第一栅极G1的HEMT32变为导通。然后，第一FP-HEMT的源极(即，第一节点N1)与第一场板FP1之间的电位差变为0V，这样，第一FP-HEMT变为导通。由此，第一高电子迁移率晶体管4变为导通。
另一方面，当栅极驱动电位36达到低电平时，对应于第一栅极G1的HEMT32变为不导通。然后，如后文将要描述的，第一FP-HEMT34的源极与其第一场板FP1之间的电位差变为FP-HEMT34的阈值或更小，这样，第一FP-HEMT34变为不导通状态。由此，第一高电子迁移率晶体管4变为不导通状态。
用这样的方式，通过栅极驱动电位36来控制第一高电子迁移率晶体管4的导通状态。
--耐受电压--
如上所述，第一栅极电位38的峰值(VG1)高达第二高电子迁移率晶体管6的阈值的绝对值ABS Vth，或达到那种程度。此处，第二高电子迁移率晶体管6的阈值绝对值ABS Vth(例如，7V至8V)低于第一栅极G1的耐受电压BV(例如，大约10V)(VG1大约＝ABS Vth＜BV)。因此，第一栅极电位VG1低于第一高电子迁移率晶体管的栅极的耐受电压(VG1＜BV)。
此处，第一栅极电位38(VG1)是第一高电子迁移率晶体管4的源极-栅极电压。因此，根据本晶体管电路2，通过第二高电子迁移率晶体管6，第一高电子迁移率晶体管4的源极-栅极电压(＝VG1)被限制为低于第一高电子迁移率晶体管4的栅极耐受电压BV的电压。因此，向栅极端子GT施加的电位未将第一栅极G1损坏。换句话说，第一高电子迁移率晶体管4得到了第二高电子迁移率晶体管6的保护。
例如，即使栅极驱动电位的高电平的电位高于(含等于)第一高电子迁移率晶体管4的耐受电压，第一栅极G1也不会损坏。而且，即使由于噪声而使得高于(含等于)耐受电压的电压被施加到栅极端子GT，第一栅极G1也不会损坏。
此外，第二高电子迁移率晶体管6的耐受电压例如是大约100V。因此，即使将大约几十伏的噪声施加到栅极端子GT，第二高电子迁移率晶体管6也不会损坏。
这样，在根据本实施例的半导体器件2中，第二高电子迁移率晶体管6将第一高电子迁移率晶体管4的源极与栅极之间的电压限制为低于第一高电子迁移率晶体管4的栅极耐受电压的电压。由此，防止了第一高电子迁移率晶体管4的破损。此处，“源极与栅极之间的电压”表示与源极和栅极之间的电压的绝对值相等的值。
在上述说明中，假设了将正电位施加到栅极端子GT的情况。这种情况下，正电位被施加到第一栅极G1，由于所述正电位而在栅极下方的沟道层12中产生二维电子气。由此，大的电场被施加到绝缘层30和阻挡层14，这使得绝缘层30和阻挡层14更容易破损。根据本实施例，通过设置第二高电子迁移率晶体管6，限制了施加到绝缘层30和阻挡层14的电场，从而防止了绝缘层30和阻挡层14的破损。
另一方面，当向栅极端子GT输入电位变为负值的噪声时，也向第一栅极G1施加了负电位。这种情况下，没有产生二维电子气，并且耗尽层延伸到沟道层12中。由此，难以加强施加到绝缘层30和阻挡层14的电场。因此，尽管采取了任何特殊措施，如果将电位变为负值的噪声输入到栅极端子，则根据本实施例的晶体管电路2不太容易损坏。
--场板FP1--
如图1所示，第一节点N1存在于第一场板FP1与第一栅极G1之间。在将高电平的电位施加到栅极端子GT的状态下，对应于第一栅极G1的HEMT32以及第一FP-HEMT34导通。此时，第一节点N1处的电位大约为0V。
当向栅极端子GT施加低电平的电位时，对应于第一栅极G1的HEMT32变为不导通状态。然后，在第一节点N1上寄生的寄生电容(未示出)经由第一FP-HEMT34充电。
通过这种充电，第一节点N1处的电位上升。当第一节点N1处的电位略超过第一FP-HEMT34的阈值绝对值(例如，大约7V至8V)时，第一FP-HEMT34的源极-栅极电压变得略低于其阈值。这使得第一FP-HEMT34不导通，且寄生电容也不再充电。结果是，第一节点N1处的电位变为第一FP-HEMT34的阈值绝对值或达到那种程度。
根据本实施例的第一FP-HEMT34的阈值绝对值(例如，大约7V至8V)低于对应于第一栅极G1的HEMT32的栅极耐受电压(例如，大约10V)。因此，即使将高于对应于第一栅极G1的HEMT32的耐受电压(与源极-漏极电压相关)的电位(例如，几十伏)施加到漏极端子DT，第一高电子迁移率晶体管4也不会损坏。换句话说，对应于第一栅极G1的HEMT32受到了第一FP-HEMT34的保护。
此外，当第一高电子迁移率晶体管4的耐受电压足够高时，或者当未给漏极端子DT施加大的电压时，不需要第一FP-HEMT FP1。
顺便提及的是，当高电子迁移率晶体管处于导通状态时，漏极电位基本为0V。因此，栅极不会损坏。另一方面，如果没有设置场板，则当高电子迁移率晶体管变为不导通时，栅极可能容易损坏。在那种情况下，当高电子迁移率晶体管变为不导通时，漏极电位的提高导致栅极破损。
在上述实例中，对应于第一栅极G1的HEMT32的阈值是正电压。然而，对应于第一栅极G1的HEMT32的阈值也可以是负电压。
而且，在上述实例中，将地电位供应至源极端子ST。然而，也可以将正电位或负电位供应至源极端子ST。在这种情况下，晶体管电路2以与上述说明中的基本相同的方式来运行，只是需要将供应至源极端子ST的电位从地电位替换为负电位或正电位。由于与上述相同的原因，晶体管电路2的栅极耐受电压也变得较高。
(3)变形实例
图5为示出本实施例的变形实例2a的电路图。如图5所示，在变形实例2a中，设置了与第二高电子迁移率晶体管6串联耦接的第三高电子迁移率晶体管40。
第三高电子迁移率晶体管40的第三栅极G3耦接至第一高电子迁移率晶体管4的第一漏极D1。第三高电子迁移率晶体管40的阈值是负电压。而且，第三高电子迁移率晶体管40的阈值绝对值高于第一高电子迁移率晶体管4的阈值，且低于第一高电子迁移率晶体管4的栅极耐受电压。通过将第三高电子迁移率晶体管40配置为与第二高电子迁移率晶体管6基本相同的结构来获得这种特性。
在上述“(2)运行”中，作为前提，源极端子ST处的电位低于漏极端子DT处的电位。然而，源极端子ST处的电位不总是低于漏极端子DT处的电位。例如，当较大的噪声电流在将接地层连接至源极端子ST的布线中流动时，出现了源极端子ST处的电位高于漏极端子DT处的电位的情况。
这种情况下，因为源极端子ST处的高电位被施加到第二高电子迁移率晶体管6的栅极，所以第二高电子迁移率晶体管6不容易变为不导通状态。因此，当向栅极端子GT施加栅极驱动电位时，第二高电子迁移率晶体管6难以限制第一栅极G1的电位上升。
作为对比，包括栅极G3(被耦接至较低电位侧的漏极端子DT)的第三高电子迁移率晶体管40容易变为不导通状态。因此，如果栅极驱动电位上升，则第三高电子迁移率晶体管40变为不导通状态，并限制第一栅极G1的电位上升。
此时，第一栅极G1与第一源极S1之间的电位差或源极-栅极电压被限制为第三高电子迁移率晶体管40的阈值绝对值或达到那种程度。上述阈值绝对值低于第一高电子迁移率晶体管4的耐受电压。因此，根据变形实例2a，即使源极端子ST处的电位变得高于漏极端子处的电位，也可以防止第一栅极G1破损。
另外，第三高电子迁移率晶体管40的阈值绝对值高于对应于第一栅极G1的HEMT32的阈值。因此，第三高电子迁移率晶体管40没有防止第一高电子迁移率晶体管4导通。此处，也可以将第三高电子迁移率晶体管40设置在第一栅极G1与第二高电子迁移率晶体管6之间。
(第2实施例)
图6为根据本实施例的晶体管电路2b的平面图。在第1实施例中，一个第一高电子迁移率晶体管4耦接至一个第二高电子迁移率晶体管6。另一方面，如图6所示，在根据本实施例的晶体管电路2b中，多个第一高电子迁移率晶体管4耦接至一个第二高电子迁移率晶体管6。此处，第一高电子迁移率晶体管4和第二高电子迁移率晶体管6是在同一个衬底上形成的器件。
第一高电子迁移率晶体管4和第二高电子迁移率晶体管6的结构与根据第1实施例(参考图2、图3得以描述)的第一高电子迁移率晶体管和第二高电子迁移率晶体管的结构大体相同。例如，通过离子注入形成位于包括多个第一高电子迁移率晶体管4的区域与包括第二高电子迁移率晶体管6的区域之间的区域，以具有高电阻。
源极端子ST、漏极端子DT以及栅极端子GT是被设置在第二绝缘膜29中的电极焊盘(参考图2、图3)。被设置在第二绝缘膜29上的布线42a、布线42b、布线42c耦接至上述电极焊盘。第一源极S1和第二源极S2、第一漏极D1和第二漏极D2、第一栅极G1和第二栅极G2以及场板FP1(以下称为第一源极S1、S2等)耦接至布线42a、布线42b、布线42c。第一源极S1、S2等与布线42a、布线42b、布线42c通过被设置在第二绝缘膜29上的引出电极44而耦接。此处，在图6中，在透视第二绝缘膜29的状态下画出第一源极S1、S2等。
如上所述，第一高电子迁移率晶体管4和第二高电子迁移率晶体管6的结构与第1实施例中描述的第一高电子迁移率晶体管和第二高电子迁移率晶体管的结构大体相同。然而，每一个第一高电子迁移率晶体管4的第一源极S1和第一漏极D1由每一个相邻的第一高电子迁移率晶体管4共用。
如图6所示，在根据本实施例的晶体管电路2b中，多个第一高电子迁移率晶体管4耦接至源极端子ST和漏极端子DT。因此而获得高输出功率。
图7为本实施例的变形实例2c的平面图。在变形实例2c中，多个第二高电子迁移率晶体管6被置于晶体管电路2c的中心部分。另外，在变形实例2c中，设置了多个包括多个第一高电子迁移率晶体管4(未示出)的晶体管区46。
多个第二晶体管6分别耦接至多个第一高电子迁移率晶体管4，其中每一个第一高电子迁移率晶体管4被包括在多个晶体管区46的任何一个中。因此，被置于中心部分的多个第二高电子迁移率晶体管6共同限制了设置在变形实例2c中的第一高电子迁移率晶体管4的栅极电压的上升。
因为布线42a、布线42b、布线42c的电阻与寄生电容的影响，使得施加到第一高电子迁移率晶体管4的电压因器件不同而不同。由此，在具有多个第一高电子迁移率晶体管4的晶体管电路中会容易出现异常运行。
在晶体管电路2c两端处，施加到第一高电子迁移率晶体管4的电压离散度趋于较大。如图7所示，为了解决此问题，根据本实施例，通过在中心部分配置多个第二高电子迁移率晶体管6来减缓所施加电压的离散度。由此，抑制第一高电子迁移率晶体管4的异常运行。
此外，可以仅仅通过以分布方式配置多个第二高电子迁移率晶体管6来减缓所施加电压的离散度。
(第3实施例)
图8为根据本实施例的晶体管电路2d的电路图。如图8所示，晶体管电路2d与第1实施例的晶体管电路2相似。因此，将省略对与第1实施例的晶体管电路2共同的部分的说明。
如图8所示，晶体管电路2d包括第一高电子迁移率晶体管4a和第二高电子迁移率晶体管6a。
(1)第一高电子迁移率晶体管
第一高电子迁移率晶体管4a包括第一栅极G1、第一场板FP1a以及第二场板FP2。
与第1实施例中的第一场板FP1类似，第一场板FP1a是被设置在第一栅极G1与第一漏极D1之间的场板。第一场板FP1a可以是其一部分在第一栅极G1与第一漏极D1之间延伸的场板(参考后文描述的“栅极和场板结构”)。
第二场板FP2是被设置在第一场板FP1a与第一漏极D1之间的场板。场板FP2可以是其一部分在第一场板FP1a与第一漏极D1之间延伸的场板(参考后文描述的“栅极和场板结构”)。
如图8所示，第一高电子迁移率晶体管4a包括对应于第一栅极G1的HEMT32、对应于第一场板FP1a的第一FP-HEMT34a以及对应于第二场板FP2的第二FP-HEMT48。
与第1实施例类似，对应于第一栅极G1的HEMT32具有正阈值(例如，1V至3V)。而且，第一FP-HEMT34a具有负阈值电压(例如，大约-7V至-8V)。第二FP-HEMT48具有低于第一FP-HEMT34a的阈值的负阈值电压(例如，大约-80V)。
而且，与第1实施例类似，源极端子ST接地，并且将正电位供应至漏极端子DT。另一方面，与第1实施例中的第一场板FP1不同，第一场板FP1a耦接至第一栅极G1。而且，第二场板FP2耦接至第一栅极G1。
当向第一栅极G1施加低电平电位(例如，0V)时，对应于第一栅极G1的HEMT32变为不导通。此时，第一场板FP1a的电位是低电平电位。因此，第一节点N1处的电位(第一栅极G1与第一场板FP1a之间的节点)上升到将第一FP-HEMT34a的阈值绝对值(例如，7V至8V)与低电平电位(例如，0V)相加的电位。
与第1实施例类似，第一FP-HEMT34a的阈值绝对值(例如，大约7V至8V)低于第一栅极G1的栅极耐受电压(例如，大约10V)。因此，第一栅极G1没有被第一节点N1处的电位损坏。
类似地，当向第一栅极G1施加低电平电位时，第二节点N2处的电位上升到将第二FP-HEMT48的阈值绝对值(例如，大约80V)与低电平电位(例如，大约0V)相加的电位。第二节点N2是第一场板FP1a与第二场板FP2之间的节点。
第二FP-HEMT48的阈值绝对值(例如，80V或大约80V)低于第一FP-HEMT34a的栅极耐受电压(例如，100V或大约100V)。因此，第一场板FP1a没有被第二节点N2处的电位损坏。
第二场板FP2的栅极耐受电压(例如，大约1kV)高于第一FP-HEMT34a的栅极耐受电压(例如，大约100V)。因此，即使将高于第一场板FP1a的栅极耐受电压的电位施加到漏极端子DT，第二FP-HEMT48也不会损坏。
因此，根据本实施例，晶体管电路2d的与源极端子ST和漏极端子DT之间的电压相关的耐受电压变得高于第1实施例和第2实施例中(不包括第二场板FP2)的晶体管电路的耐受电压。例如，即使将大约几百伏的噪声电压输入到漏极端子DT，晶体管电路2d也不会损坏。
(2)第二高电子迁移率晶体管
第二高电子迁移率晶体管6a包括第二栅极G2和第三场板FP3。第二栅极G2和第三场板FP3耦接至第一高电子迁移率晶体管4a的源极S1。
第三场板FP3是设置在第二栅极G2与栅极端子GT之间的场板。第三场板FP3也可以是其一部分在第二栅极G2与栅极端子GT之间延伸的场板(参考后文描述的“栅极和场板结构”)。
如图8所示，第二高电子迁移率晶体管6a包括对应于第二栅极G2的HEMT50以及对应于第三场板FP3的第三FP-HEMT52。
与第1实施例类似，对应于第二栅极G2的HEMT50具有负阈值电压(例如，大约-7V至-8V)。第三FP-HEMT52具有低于对应于第二栅极G2的HEMT50的阈值电压的负阈值电压(例如，大约-80V)。
在将低电平电位施加到栅极端子GT的状态下，对应于第二栅极G2的HEMT50以及第三FP-HEMT52导通。当施加到栅极端子GT的电位上升时，对应于第一栅极G1的HEMT32的源极-栅极电容充电。结果是，对应于第二栅极G2的HEMT50的源极电位上升。
当栅极驱动电位(施加到栅极端子GT的电位)超过对应于第二栅极G2的HEMT50的阈值绝对值时，其源极-栅极电压变得低于所述阈值。因此，对应于第二栅极G2的HEMT50变为不导通状态。结果是，第一栅极G1处的电位被固定在对应于第二栅极G2的HEMT50的阈值绝对值附近。
当栅极驱动电位进一步上升为超过第三FP-HEMT52的阈值绝对值时，第三FP-HEMT52变为不导通状态。结果是，在第二栅极G2与第三场板FP3之间的第三节点N3处的电位被固定为第三FP-HEMT52的阈值绝对值或达到那种程度。
与第1实施例类似，对应于第二栅极G2的HEMT50的阈值绝对值(例如，大约7V至8V)低于对应于第一栅极G1的HEMT32的栅极耐受电压(例如，大约10V)。因此，第一栅极(即，第一栅极G1处的电位)没有被第二源极S2处的电位损坏。
而且，第三FP-HEMT52的阈值绝对值(例如，大约80V)低于对应于第二栅极G2的HEMT50的栅极耐受电压(例如，大约100V)。因此，第二栅极G2没有被第三节点N3处的电位损坏。
第三场板的耐受电压(例如，大约1kV)高于第二栅极G2的耐受电压(例如，大约100V)。因此，即使将高于第二栅极G2的耐受电压的电位(例如，几百伏)施加到栅极端子GT，第三FP-HEMT52也不会损坏。
因此，根据本实施例，第一栅极G1的与源极端子ST和栅极端子GT之间的电压相关的耐受电压变得高于根据第1实施例与第2实施例(不包括第三FP-HEMT52)中的晶体管电路的耐受电压。例如，即使将大约几百伏的噪声电压输入到栅极端子GT，晶体管电路2d也不会损坏。
(3)栅极和场板结构
图9示出第一高电子迁移率晶体管4a的示例性剖视图。
如图9所示，第一高电子迁移率晶体管4a包括第一化合物半导体膜(沟道层12)和层压膜26。在层压膜26中，层叠有第二化合物半导体膜(阻挡层14)和第一绝缘膜24。
第一高电子迁移率晶体管4a包括被置于第一源极S1与第一漏极D1之间的第一电极54。第一电极54包括第一部分56和板状第二部分58，其中第一部分56被嵌入在层压膜26上形成的第一凹陷28b中，板状第二部分58延伸到第一部分56和第一绝缘膜24这两者之上。第三栅极绝缘层30c被设置在第一电极54与层压膜26之间。第二部分58具有特定的长度(例如，0.1μm至几μm)。
第一部分56包括板状第一嵌入部分60，该板状第一嵌入部分60沿第二部分58的延伸方向具有第一长度(例如，0.1μm至几μm)。第一部分56还包括被置于第一嵌入部分60与第一凹陷28b的底部之间的板状第二嵌入部分62，该板状第二嵌入部分62沿前述延伸方向具有小于第一长度的第二长度(例如，0.1μm或更大)。如图9所示，上述延伸方向是从第一高电子迁移率晶体管4a的源极S1朝向其漏极D1的方向。
在图9所示的实例中，第一凹陷28b抵达阻挡层14的内部。然而，第一凹陷28b也可以不抵达阻挡层14的内部。换句话说，第一凹陷28b可以停止在阻挡层14的表面处或停止在第一绝缘膜24的内部。当第一凹陷28b停止在第一绝缘膜24的内部时，可以省略第三栅极绝缘层30c。
第二嵌入部分62是第一栅极G1。第一嵌入部分60是第一场板FP1。第二部分58是第二场板FP2。第一嵌入部分60、第二嵌入部分62以及第二部分58整体形成且彼此耦接。
如图9所示，第一场板FP1(第一嵌入部分60)扩展到第一栅极G1(第二嵌入部分62)的两侧。如图9所示，上述扩展部分的一侧(第一场板FP1的一部分)在第一栅极G1(第二嵌入部分62)与第一漏极D1之间延伸。上述部分用作场板，以便将其与第一栅极G1之间边界处的电位限制为第一场板FP1的阈值绝对值或达到那种程度。
另外，第二场板FP2(第二部分58)扩展到第一场板FP1(第一嵌入部分60)的两侧。上述扩展部分的一侧(第二场板FP2的一部分)在第一场板FP1(第一嵌入部分60)与第一漏极D1之间延伸。上述扩展部分的一侧用作场板，并且将其与第一场板FP1之间边界处的电位限制为第二场板FP2的阈值绝对值或达到那种程度。
即，第一电极54是将第一栅极G1、第一场板FP1以及第二场板FP2结合于其中的电极。
图10示出第二高电子迁移率晶体管6a的示例性剖视图。
如图10所示，第二高电子迁移率晶体管6a包括第一化合物半导体膜(沟道层12)和层压膜26。在层压膜26中，层叠有第二化合物半导体膜(阻挡层14)和第一绝缘膜24。
第二高电子迁移率晶体管6a包括置于第二源极S2与第二漏极D2之间的第二电极54a。第二电极54a包括被嵌入在形成于层压膜26上的第二凹陷28c中的具有特定长度(例如，0.1μm至几μm)的板状第一部分56a。第二电极54a还包括延伸到第一部分56a和第一绝缘膜24这两者之上的板状第二部分58a。
第四栅极绝缘层30d被设置在第二电极54a与层压膜26之间。在图10所示的实例中，第二凹陷28c抵达阻挡层14的表面。然而，第二凹陷28c也可以停止在第一绝缘膜24的内部。当第二凹陷28c停止在第一绝缘膜24的内部时，可以省略第四栅极绝缘层30d。
第一部分56a是第二栅极G2。第二部分58a是第三场板FP3。第一部分56a和第二部分58a整体形成且彼此耦接。
如图10所示，第三场板FP3的一部分(第二部分58a)在第二栅极G2(第一部分56a)与第二漏极D2之间延伸。上述部分用作场板，并且将其与第二栅极G2之间边界处的电位限制为第三场板FP3的阈值绝对值或达到那种程度。
换句话说，第二电极54a是将第二栅极G2和第三场板FP3结合于其中的电极。
(4)制造方法
图11A至图15B为示出用于制造根据本实施例的晶体管电路的示例性方法的工艺剖面。
在图11A至图15B所示的制造工艺中，描述了用于制造还具有第四场板FP4的晶体管电路的方法，其中第四场板FP4位于第一电极54与第一漏极D1之间，如图15B所示。第四场板FP4耦接至第一源极S1。
首先，如图11A所示，将Si衬底64准备好。例如，Si衬底是p型(111)衬底。通过使用金属有机化学气相沉积等，在上述Si衬底64上连续生长下述层：AlN缓冲层66；例如厚度为大约20-40nm的GaN层(第一化合物半导体膜)68；例如厚度为大约10-30nm的AlGaN层(第二化合物半导体膜)70；以及，例如弧度为大约2-8nm的GaN层72。此处，可以省略GaN层72。
其次，如图11B所示，在GaN层72上形成光致抗蚀剂膜76，该光致抗蚀剂膜76具有对应于第一嵌入部分60的开口74。使用光致抗蚀剂膜76作为掩模，通过干蚀刻形成抵达AlGaN层70的第一凹陷区78。例如，对应于第二嵌入部分62的第一凹陷区78的第一宽度是大约0.1μm至几μm。
在去除光致抗蚀剂膜76之后，在GaN层72和第一凹陷区78上形成用于防止沟道效应的SiN(未示出)。在SiN膜上形成光致抗蚀剂膜(未示出)，该光致抗蚀剂膜具有对应于器件隔离区80的开口。通过使用所述光致抗蚀剂膜作为掩模，在100kV下注入Ar离子，从而，如图11C所示，形成器件隔离区80。
在去除用于防止沟道效应的SiN之后，如图12A所示，通过等离子体CVD(化学气相沉积)方法在形成有第一沟道区78的AlGaN层70、以及GaN层72上形成具有200-400nm厚度的SiN膜(第一绝缘膜)82。
另外，在SiN层82上形成光致抗蚀剂膜86，其中该光致抗蚀剂膜86具有对应于第一高电子迁移率晶体管4a的第二嵌入部分62的开口84。在光致抗蚀剂膜86上还设置了对应于第二高电子迁移率晶体管6a的第一部分56a的开口(未示出)。
通过使用光致抗蚀剂膜86作为掩模对SiN膜82进行干蚀刻，在SiN膜82上形成具有第二宽度(例如，大约0.2μm至几μm)的第二凹陷区88，其中所述第二宽度宽于第一凹陷区78的第一宽度。由此，暴露出第一凹陷区78和位于第一凹陷区两侧的化合物半导体层。
在去除光致抗蚀剂膜86之后，在形成有第二凹陷区88的SiN膜(第一绝缘膜)82以及暴露的第一凹陷区78的表面上连续沉积例如厚度为15-25nm的AlN膜以及例如厚度为15-25nm的SiN膜。由此，如图12B所示，形成了变成第三栅极绝缘层30c的绝缘层90。上述AlN膜和SiN膜分别通过ALD(原子层沉积)方法和等离子体CVD方法形成。
如图12C所示，通过在绝缘层90的上方连续沉积例如厚度为40-60nm的TaN以及例如厚度为300-500nm的Al膜来形成导电膜92。
在导电膜92上形成对应于第一高电子迁移率晶体管4a的第一电极54以及对应于第二高电子迁移率晶体管6a的第二电极54a的抗蚀剂膜94。这种抗蚀剂膜94还形成在第四场板FP4的形成位置处。
如图13A所示，通过使用抗蚀剂膜94作为掩模而对导电膜92和绝缘层90进行干蚀刻，形成第一电极54、第二电极54a(未示出)、第四场板FP4、以及第三绝缘层至第四绝缘层30c-30e。
之后，去除抗蚀剂膜94，如图13B所示，使用TEOS(正硅酸乙酯)作为原材料，通过CVD方法形成例如厚度为200-400nm的SiO2膜96。
在SiO2膜96上形成具有4种开口98的抗蚀剂膜100，其中所述开口98分别对应于第一源极S1和第二源极S2以及第一漏极D1和第二漏极D2(以下称为第一源极S1、第一漏极D1等)。如图13C所示，使用抗蚀剂膜100作为掩模，形成抵达AlGaN层70内部的接触孔102。
之后，去除抗蚀剂膜100，并且通过利用溅射方法连续沉积Ti膜和Al膜来形成金属层。在所述金属层上形成对应于第一源极S1、第一漏极D1等4种抗蚀剂膜104。如图14A所示，使用抗蚀剂膜104作为掩模，通过干蚀刻对金属层106进行蚀刻，从而形成第一源极S1、第一漏极D1等。
在去除抗蚀剂膜104之后，使用TEOS作为原材料，通过CVD方法形成厚度为大约1μm的SiO2膜108。如图14B所示，在SiO2膜108上形成接触孔110，该接触孔110对应于第一源极S1、第一漏极D1等的引出电极。
例如，在接触孔110和SiO2膜108上连续沉积厚度为大约3μm的Ti膜和Al膜。之后，如图15A所示，通过利用光刻方法来成形Ti膜和Al膜，形成引出电极44。此时，也形成了源极端子ST、栅极端子GT、漏极端子DT以及布线42a-42c(参考图6)。
之后，如图15B所示，连续沉积SiO2膜112和SiN膜114，从而形成覆盖膜116。最后，在覆盖膜116上形成对应于源极端子ST、栅极端子GT以及漏极端子DT的开口(未示出)。
根据本制造方法，在覆盖第一凹陷区78的SiN膜(第一绝缘膜)82上形成第二凹陷区88(参考图12A)。第二凹陷区88的宽度大于第一凹陷区78的宽度。因此，易于调节与第一凹陷区78相关的对应于第二凹陷区88的标线位置(reticle position)。这样，根据本制造方法，可以容易地形成第一电极54和第二电极54a。
根据上述半导体器件2-2d，可以提高高电子迁移率晶体管的耐受电压。
在上述第1实施例至第3实施例中，半导体异质结10是GaN/AlGaN异质结。然而，半导体异质结10也可以是其它半导体异质结。例如，半导体异质结10可以是GaAs/AlGaAs异质结。
本文列举的全部示例和条件性语言旨在用于教示目的，以帮助读者理解本发明以及发明人为了促进技术而贡献的概念，并应解释为不限于这些具体列举的示例和条件，说明书中这些示例的组织也不是为了显示本发明的优劣。尽管已经详细描述了本发明的实施例，但应理解在不背离本发明的精神和范围的情况下可作出各种变化、替换以及更改。

Claims (15)

1.一种晶体管电路，包括：
第一高电子迁移率晶体管；以及
第二高电子迁移率晶体管，具有负阈值电压，
其中所述第二高电子迁移率晶体管的源极耦接至所述第一高电子迁移率晶体管的栅极，以及
所述第二高电子迁移率晶体管的栅极耦接至所述第一高电子迁移率晶体管的源极。
2.根据权利要求1所述的晶体管电路，
其中所述第一高电子迁移率晶体管包括第一场板，所述第一场板至少包括在其栅极与其漏极之间延伸的部分。
3.根据权利要求2所述的晶体管电路，
其中所述第一高电子迁移率晶体管还包括第二场板，所述第二场板至少包括在其第一场板与其漏极之间延伸的部分。
4.根据权利要求1至3中的任何一个所述的晶体管电路，
其中所述第二高电子迁移率晶体管包括场板，所述场板至少包括在其栅极与其漏极之间延伸且耦接至所述第一高电子迁移率晶体管的源极的部分。
5.根据权利要求1所述的晶体管电路，还包括：
第三高电子迁移率晶体管，串联耦接至所述第二高电子迁移率晶体管，
其中所述第三高电子迁移率晶体管包括耦接至所述第一高电子迁移率晶体管的漏极的栅极，且所述第三高电子迁移率晶体管具有负阈值电压。
6.根据权利要求1所述的晶体管电路，
其中所述第二高电子迁移率晶体管将所述第一高电子迁移率晶体管的源极与栅极之间的电压限制为低于所述第一高电子迁移率晶体管的栅极耐受电压的电压。
7.一种半导体器件，包括：
第一化合物半导体膜；
层压膜，其中层叠有第二化合物半导体膜和绝缘膜；以及
电极，包括第一部分和第二部分，所述第一部分嵌入在形成于所述层压膜上的凹陷中，所述第二部分在所述第一部分与所述绝缘膜这两者之上延伸，
其中所述第一部分包括第一嵌入部分和第二嵌入部分，所述第一嵌入部分沿所述第二部分的延伸方向具有第一长度，所述第二嵌入部分被置于所述第一嵌入部分与所述凹陷的底部之间，且所述第二嵌入部分具有小于所述第一长度的第二长度。
8.根据权利要求7所述的半导体器件，
其中所述凹陷抵达所述第二化合物半导体膜的内部。
9.根据权利要求7所述的半导体器件，
其中所述凹陷抵达所述第二化合物半导体膜的表面或停止在所述第一绝缘膜的内部。
10.根据权利要求7至9中的任何一个所述的半导体器件，
其中绝缘层被设置在所述电极与所述层压膜之间。
11.根据权利要求7所述的半导体器件，
其中所述第二部分扩展到所述第一部分的两侧，以及
所述第一嵌入部分扩展到所述第二嵌入部分的两侧。
12.根据权利要求7所述的半导体器件，
其中所述半导体器件是高电子迁移率晶体管，
所述第一化合物半导体膜是所述高电子迁移率晶体管的沟道层，
所述第二化合物半导体膜是所述高电子迁移率晶体管的阻挡层，
所述电极是将栅极和两个场板结合于其中的电极，以及
所述延伸方向是从所述高电子迁移率晶体管的源极朝向漏极的方向。
13.一种半导体器件制造方法，包括以下步骤：
形成第一化合物半导体膜；
在所述第一化合物半导体膜上形成第二化合物半导体膜；
在所述第二化合物半导体膜上形成具有第一宽度的第一凹陷区；
在其上形成有所述第一凹陷区的所述第二化合物半导体上形成绝缘膜；
在所述绝缘膜上形成具有大于所述第一宽度的第二宽度的第二凹陷区，从而暴露出所述第一凹陷区和所述第一凹陷区的两侧；以及
形成电极，该电极在所述第一凹陷区和所述第二凹陷区上方延伸，并位于所述第二凹陷区外侧的所述绝缘膜上。
14.根据权利要求13所述的半导体器件制造方法，还包括以下步骤：
在包括所形成的第二凹陷区、所暴露的第一凹陷区和该第一凹陷区两侧的所述绝缘膜上连续层压绝缘层和导电膜；以及
通过蚀刻所述绝缘层和所述导电膜形成所述电极。
15.根据权利要求13或14所述的半导体器件制造方法，其中，
所述半导体器件是高电子迁移率晶体管，
所述第一化合物半导体膜是所述高电子迁移率晶体管的沟道层，
所述第二化合物半导体膜是所述高电子迁移率晶体管的阻挡层，以及
所述延伸方向是从所述高电子迁移率晶体管的源极朝向漏极的方向。
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