JP2000252429A - 静電気保護回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＥＳＦＥＴを使用した化合物半導体半導体
集積回路の入力回路において、周波数帯域を低下させた
り、入力のリーク電流を大きく増大させることなく入力
トランジスタのゲートの静電破壊を防止するとともに静
電気耐圧を向上させることが可能な静電気保護回路を提
供する。 【解決手段】 ＭＥＳＦＥＴ等の電界効果トランジスタ
で構成されたソースフォロワ回路あるいは差動増幅回路
などからなる入力回路の入力トランジスタ（５）のゲー
トとソースあるいは接地端子に、静電気を逃がすためノ
ーマリオン型電界効果トランジスタからなる保護用トラ
ンジスタ（２）のソースとドレインを接続するととも
に、入力回路の通常動作状態ではその保護用トランジス
タがオフ状態となるようにそのゲートを接地電位などの
低電位に接続して静電気保護回路を構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力回路の入力電
界効果トランジスタを保護する静電気保護回路に係り、
特に電界効果トランジスタ（ＦＥＴ）としてＧａＡｓ
ＭＥＳＦＥＴ（Ｍｅtal Ｓemiconductor Junction ＦＥ
Ｔ）、ＨＦＥＴ（Ｈeterostructure ＦＥＴ）、ＨＩＧ
ＦＥＴ（Ｈeterostructure Ｉnsulated Ｇate ＦＥＴ）
などの化合物半導体トランジスタを用いた高周波集積回
路の静電気保護回路に利用して有効な技術に関する。

【０００２】

【従来の技術】ＧａＡｓ ＭＥＳＦＥＴやＨＦＥＴ、Ｈ
ＩＧＦＥＴなどの化合物半導体トランジスタはＭＯＳＦ
ＥＴに比べて高周波特性が非常に優れている。しかし、
これらの化合物半導体トランジスタでは、ゲート電極と
なる金属が半導体に直接接触しているため、静電気耐圧
が低いと言う欠点を有する。すなわち、静電気破壊を起
した化合物半導体トランジスタの特性を調べると、ゲー
トとソースあるいはゲートとドレイン間のショットキー
特性が劣化して電流が増大しており、接合が破壊されて
いることが分かる。

【０００３】図５は、本発明に先立ち検討した従来のＭ
ＯＳ集積回路において一般的に使用されている静電気保
護回路（例えば特開平２−２２０９９号）を適用した回
路の構成例である。同図において点線Ａ−Ｂの左側が静
電気保護回路、右側が保護される入力回路である差動増
幅回路の一部を示している。ここで、ＧａＡｓＭＥＳＦ
ＥＴ５が保護される入力トランジスタで、このＭＥＳＦ
ＥＴ５のドレインと電源電圧端子１０との間に接続され
た負荷抵抗８が接続され、またＭＥＳＦＥ５のソースと
接地端子１１との間には定電流源７が接続されている。

【０００４】図５の点線Ａ−Ｂの左側の静電気保護回路
は、入力端子１とＧａＡｓＭＥＳＦＥＴ５のゲート端子
との間に入力保護抵抗３３，３４が直列に接続されてい
るとともに、入力保護抵抗３３，３４の接続ノードＮ４
と電源電圧端子１０との間および接続ノードＮ４と接地
端子１１との間に、それぞれショットキー型ダイオード
３１、３２が通常動作状態で逆方向バイアスとなるよう
に接続されている。かかる構成の静電気保護回路は、シ
リコン半導体集積回路において設けられている一般的な
静電気保護回路と同一構成であり、静電パルスが入力端
子１に印加されたときはダイオード３１、３２を通して
接地端子あるいは電源端子１０へ電流を流し、入力Ｇａ
ＡｓＭＥＳＦＥＴ６のゲートとソース、ドレインとの接
合を静電破壊から保護するように作用する。

【０００５】

【発明が解決しようとする課題】図５に示されているよ
うな静電気保護回路のショットキー型ダイオード３１，
３２は、ＭＥＳＦＥＴを使用してそのゲートをアノー
ド、ソースとドレインを結合してカソードとして構成さ
れる。このような構成のダイオードは、ゲートとソース
あるいはゲートとドレイン間が入力トランジスタと同様
な金属と半導体との接合構造を有するために、静電気保
護回路のダイオード３１，３２が入力端子１に印加され
た静電パルスによって同様に破壊を受けてしまい、保護
の効果が充分でないと言う欠点がある。

【０００６】また、保護効果を上げる方法としてダイオ
ードを大きくすることが考えられるが、ダイオードを大
きくするとそのゲートに寄生する容量が増大し、回路の
周波数帯域を落としたり、入力のリーク電流を増大させ
るという問題があることが分かった。

【０００７】さらに、図５の静電気保護回路にあって
は、半絶縁性の基板の表面に形成された不純物導入層に
よって入力保護抵抗３３，３４が構成されることが多い
が、このような抵抗を使用すると基板へ漏れるリーク電
流が大きいという問題もある。

【０００８】本発明の目的は、電界効果トランジスタで
構成されたソースフォロワ回路あるいは差動増幅回路な
どからなる入力回路の入力トランジスタを保護する静電
気保護回路において、周波数帯域を低下させたり、入力
のリーク電流を大きく増大させることなく、入力トラン
ジスタのゲートの静電破壊を防止するとともに静電気耐
圧を向上させることができるようにすることにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、電界効果トランジスタで構成さ
れたソースフォロワ回路あるいは差動増幅回路などから
なる入力回路の入力トランジスタのゲートとソースある
いは接地端子に、静電気を逃がすためノーマリオン型電
界効果トランジスタからなる保護用トランジスタのソー
スとドレインを接続するとともに、入力回路の通常動作
状態ではその保護用トランジスタがオフ状態となるよう
にそのゲートを接地電位などの低電位に接続して静電気
保護回路を構成する。さらに、入力端子または上記保護
用トランジスタのソースと電源電圧端子に、ノーマリオ
ン型電界効果トランジスタからなる第２の保護用のソー
スとドレインを接続する。この第２の保護用電界効果ト
ランジスタも入力回路の通常動作状態ではオフ状態とな
るようにそのゲートを接地電位などの低電位に接続す
る。

【００１２】上記した手段によれば、接地端子と入力端
子の間に静電気パルスが発生した場合、入力電界効果ト
ランジスタのゲートとソースあるいは接地端子との間に
ソースとドレインが接続された保護用トランジスタを通
して静電気が逃げる。電源電圧端子と入力端子の間に静
電気パルスが発生した場合、第１の保護用トランジスタ
と第２の保護用トランジスタを通して静電気が逃げる。
しかもこの場合、保護用トランジスタのソース、ドレイ
ン間にはショットキー接合は無くチャネルを通して静電
気を逃がすため、ショットキー型ダイオードを使用する
場合に比べて静電気を逃がす能力および静電気耐圧を向
上することができる。

【００１３】しかも、入力回路の通常動作においては保
護用トランジスタが、そのゲートがしきい電圧よりも低
い接地電位に接続されてオフ状態となっているため、入
力端子に寄生する容量は小さく入力回路の周波数帯域を
ほとんど落とすことがない。また、入力トランジスタの
ゲート・ソース間電圧が０Ｖ付近で使用されている場合
には、保護用トランジスタのドレイン・ソース間電圧が
小さいとともに、入力端子と入力トランジスタのゲート
との間に不純物導入層からなる抵抗がないためリーク電
流も極めて小さい。

【００１４】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１５】図１は本発明に係る静電気保護回路の第１
の実施例を示す。同図において、点線Ａ−Ｂの左側が静
電気保護回路、右側が保護される入力回路である差動増
幅回路である。ここで、入力端子１にゲートが接続され
ているトランジスタ５が保護される入力トランジスタ
で、そのドレインと電源電圧端子１０との間に負荷抵抗
８が接続されているとともに、ソースと接地端子１１と
の間に定電流源７が接続されている。

【００１６】また、定電流源７には上記入力トランジス
タ５とソース共通接続された差動トランジスタ６が接続
され、このトランジスタ６のドレインと電源電圧端子１
０との間に負荷抵抗９が接続されているとともに、ゲー
トには参照電圧Ｖｒｅｆが印加されている。上記入力ト
ランジスタ５と差動トランジスタ６は、特に制限されな
いが、この実施例ではノーマリオン型すなわちゲート・
ソース間電圧が０Ｖのときにチャネルが導通状態になる
ＧａＡｓ ＭＥＳＦＥＴで構成されている。

【００１７】この実施例の静電気保護回路は、入力端子
１にドレインが接続され、上記入力トランジスタ５のソ
ースすなわちトランジスタ６と定電流源７との接続ノー
ドＮ１にソースが接続された第１の保護用トランジスタ
２と、該トランジスタ２のソースと電源電圧端子１０と
の間に接続された第２の保護用トランジスタ３と、入力
端子１と入力トランジスタ５のゲートとの間に接続され
抵抗として機能するトランジスタ４とにより構成されて
いる。上記トランジスタ２，３，４もすべてノーマリオ
ン型のＧａＡｓＭＥＳＦＥＴにより構成されており、ト
ランジスタ２と３はそのゲートが接地端子１１に接続さ
れ、通常動作状態ではオフにされるとともに、トランジ
スタ４はそのゲートが入力トランジスタ５のソースすな
わち接続ノードＮ１に接続される。

【００１８】より具体的には、トランジスタ２，３，４
はゲート長５μm，幅１０μm，しきい電圧Ｖthが−０．
２６ＶのＧａＡｓ ＭＥＳＦＥＴにより構成される。ま
た、定電流源７は、ドレインが入力トランジスタ５のソ
ースに接続されたゲート長５μm，幅１０μmのＧａＡｓ
ＭＥＳＦＥＴとそのソースと接地点との間に接続され
た３．７kΩの抵抗とにより構成され、そのゲートにバ
イアス回路により０.６V程度の電圧が印加される。ま
た、電源電圧Ｖｃｃは５Ｖ、入力端子１に入力される信
号の振幅は２．５±０．０１５Ｖとされる。

【００１９】このような構成において、図１の回路は、
通常の動作状態で中心電圧が２．５Ｖの信号が入力端子
１に入力された時、入力トランジスタ５のソース電圧は
ほぼ２．５Ｖすなわち入力トランジスタ５のゲート・ソ
ース間電圧はほぼ０Ｖとなり、保護用トランジスタ２の
ソース・ドレイン間電圧もほぼ０Ｖで、保護用トランジ
スタ２はオフ状態となる。そのため、保護用トランジス
タ２のリーク電流は室温で０．１ｎＡ程度と小さい。ま
た、トランジスタ２のドレイン・ソース間容量は７ｆＦ
以下であり差動増幅回路の周波数帯域をほとんど低下さ
せない。また、保護用トランジスタ３のドレインは５
Ｖ、ソースは約２．５Ｖ、ゲートは０Ｖであるので、こ
のトランジスタ３もオフである。

【００２０】しかるに、この実施例の回路は、正の静電
気パルスが入力端子１と接地端子１１との間に印加され
ると、接地端子１１が接地電位（０Ｖ）の場合、印加直
後は入力トランジスタ５のソースは接地電位に近いので
保護用トランジスタ２のゲート・ソース間電圧はほぼ０
Ｖである。しかして、トランジスタ２はノーマリオン型
であるため、ゲート・ソース間電圧が０Ｖであるとサブ
スレショルドからオン状態となり、トランジスタ２を通
して数μＡ程度の電流が入力端子１から接地端子１１側
へ流れる。また、負の静電気パルスが入力端子１と接地
端子１１との間に印加されると、トランジスタ２のゲー
トおよびソースが入力端子１に対して高電圧となるた
め、トランジスタ２はオン状態となって数μＡ以上の電
流が接地端子１１から入力端子１へ流れる。

【００２１】一方、正の静電気パルスが入力端子１と接
地された電源電圧端子１０間に印加されると、接地端子
１１がフローティングあるいは接地電位（０Ｖ）の場
合、印加直後は保護用トランジスタ２，３のゲート・ソ
ース間電圧が０Vに近いのでトランジスタ２，３がサブ
スレショルドからオン状態となっているため、トランジ
スタ２，３を通して数μＡ程度の電流が入力端子１から
接地された電源電圧端子１０側へ流れる。一方、負の静
電気パルスが入力端子１と接地された電源電圧端子１０
間に印加されると、接地端子１１がフローティングある
いは接地電位の場合、印加直後はノードＮ１が０Vに近
いのでトランジスタ３はそのゲート・ソース間電圧が０
Ｖであるためサブスレショルドからオン状態となり、ト
ランジスタ２はそのソース、ドレインがゲートすなわち
入力端子１より高電位となってトランジスタ２がオン
し、トランジスタ２，３を通して数μＡ以上の電流が電
源電圧端子１０から入力端子１側へ流れる。

【００２２】また、本実施例の回路においては、静電気
パルスが入力端子１と接地された電源電圧端子１０間に
印加された場合、第１の保護用トランジスタ２と入力ト
ランジスタ５のチャネルを通しても静電気が逃げるた
め、第２の保護用トランジスタ３は省略することも可能
である。また、入力直流電圧が第２の保護用トランジス
タ３をオフさせるのに充分な電位すなわちそのしきい電
圧より高ければ、第２の保護用トランジスタ３のソース
は入力端子に接続するように構成しても良い。

【００２３】また、図１の実施例において、保護抵抗と
して機能するトランジスタ４は、入力トランジスタ５の
ゲートに流入する静電気による電流を減少させ、静電気
耐圧をより高くする機能を有するが、第１の保護用トラ
ンジスタ２のみの効果で十分であれば、特に設けなくて
も良い。

【００２４】なお、この実施例においては、上記トラン
ジスタ２，３，４，５，６は全てノーマリオン型の電界
効果トランジスタとしたが、差動増幅回路を構成するト
ランジスタ５と６および４はノーマリオフ型であっても
よい。ただし、すべてノーマリオン型のトランジスタと
した方が、同一プロセスで同時に形成することができる
ためコスト的に有利である。

【００２５】図５に示されているダイオードを使用した
静電気保護回路（ＧａＡｓ ＭＥＳＦＥＴ５はゲート長
５μm、ゲート幅１０μm、ダイオード３１，３２はショ
ットキー電極の長さ１.５μm、幅２０μmのものを３個
並列、抵抗８は７kΩ，抵抗３３は１kΩ，抵抗３４は０
kΩ）について、容量値150pF，抵抗値1.5kΩとし、静電
パルス5回印加のＭＩＬ法で評価したところ、静電気耐
圧は最小で４５０Ｖ、最大で７５０Ｖであった。これに
対し、図１の実施例回路において、第１の保護用トラン
ジスタ２だけを設けた静電気保護回路では、最小で８５
０Ｖ、最大で１３００Ｖの静電耐圧を有することが明ら
かとなった。この時の第１の保護用トランジスタ２はゲ
ート幅が前述したように１０μmであったが、このサイ
ズをさらに大きくして静電気を逃がす能力を高めれば、
より静電気耐圧を高くすることが可能である。

【００２６】図２は本発明に係る静電気保護回路の第２
の実施例を示す。図１の実施例と同様に点線Ａ−Ｂの左
側が静電気保護回路、右側が入力回路の一例としての差
動増幅回路である。この実施例の静電気保護回路におい
ては、第１の保護用トランジスタ２のドレインが入力端
子１すなわち入力トランジスタ５のゲートに接続され、
この第１の保護用トランジスタ２のソースと接地端子１
１との間に抵抗として機能するトランジスタ１５が接続
されている。そして、第１の保護用トランジスタ２のソ
ースと電源電圧端子１０との間にクランプ用トランジス
タ１４が接続されており、第１の保護用トランジスタ２
およびそのソース側の抵抗用トランジスタ１５のゲート
は共に接地端子１１に接続され、クランプ用トランジス
タ１４はそのゲートとソースとが結合されている。

【００２７】一方、この実施例においては、第２の保護
用トランジスタ３は、ドレインが電源電圧端子１０に接
続され、ソースが入力端子１すなわち入力トランジスタ
５のゲートに接続されているとともに、ゲートは接地端
子１１に接続されている。

【００２８】本実施例の静電気保護回路においても、ト
ランジスタ２，３，１４，１５はノーマリオン型のＧａ
ＡｓＭＥＳＦＥＴにより構成されており、第２の保護用
トランジスタ３は通常の使用状態においてはオフ状態に
されている。

【００２９】また、本実施例の回路は、通常の使用状態
においてはトランジスタ１４と１５がオン状態にされ
て、電源電圧端子１０からトランジスタ１４，１５を貫
通して電流が流れて第１の保護用トランジスタ２のソー
ス電位を持ち上げる。具体的には、電源電圧Ｖｃｃが５
Ｖの時、第１の保護用トランジスタ２のソース電位は
２．５Ｖとなって、このトランジスタ２はオフ状態にさ
れる。

【００３０】また、トランジスタ１４のゲートを第１の
保護用トランジスタ２のソースに接続した場合、トラン
ジスタ１４を流れる電流Ｉｄｓは、次式 Ｉｄｓ＝ＫWg4Ｖth2 ［式１］ で表わされ（Kは素子の特性によって決まる比例定
数）、これによりトランジスタ１５のソース・ドレイン
間電圧Ｖｄｓは、 Ｖｄｓ＝Ｖth+（Ｖth2＋２Wg4Ｖth2／Wg5）1/2 ［式２］ となる。従って、Ｖｄｓ＞｜Ｖth｜すなわち Wg４＞１.５Wg5 ［式３］ となるように設定すれば、通常動作状態で第１の保護用
トランジスタ２をオフさせることができる。なお、ここ
で、Wg４，Wg5は各々トランジスタ１４，１５のゲート
幅であり、比例定数Ｋは両トランジスタで同じとした。

【００３１】図２の実施例の静電気保護回路は、第１の
実施例と同様に、静電気が入力端子１と接地端子１１と
の間に印加された場合は、トランジスタ２，１５を通し
て数μＡ程度の電流が入力端子１と接地端子１１間で流
れる。また、静電気が入力端子１と電源電圧端子１０と
の間に印加された場合は、トランジスタ３を通して数μ
Ａ程度の電流が入力端子１と電源電圧端子１０との間で
流れて、入力トランジスタ５の静電気破壊を防止するこ
とができる。

【００３２】図３は本発明に係る静電気保護回路の第３
の実施例を示す。同図において点線Ａ−Ｂの右側が保護
される入力回路としての差動増幅回路で、左側が静電気
保護回路である。この実施例においては、トランジスタ
６が入力端子１に接続された入力トランジスタであり、
トランジスタ５はそのゲートが抵抗５２と容量５３とか
らなるローパスフィルタ回路５０を介して入力端子１に
接続されることにより、参照側の差動トランジスタとし
て動作する。

【００３３】この実施例においては、入力端子１に接続
されたトランジスタ５と６のゲートとソースとの間にそ
れぞれ保護用トランジスタ２と２２が接続されており、
これらの保護用トランジスタ２，２２は、入力回路を構
成する差動トランジスタ５，６と同様にノーマリオン型
のＧａＡｓＭＥＳＦＥＴにより構成されている。そし
て、これらの保護用トランジスタ２，２２のゲートは接
地端子１１に接続され、通常動作状態においてはオフす
るように構成されている。

【００３４】本実施例においても、第１の実施例の場合
と同様に、静電気パルスが入力端子１と接地端子１１と
の間に印加された場合は、保護用トランジスタ２，２２
と定電流源７を通して入力端子と接地端子間に電流が流
れ、静電気パルスが入力端子１と電源電圧端子１０との
間に印加された場合は保護用トランジスタ２，２２と差
動トランジスタ５，６を通して入力端子１と電源電圧端
子１０間に電流が流れてトランジスタ５と６の静電気破
壊を防止する。

【００３５】また、本実施例においては、入力端子１に
接続されたフィルタ回路５０を構成する抵抗５２と容量
５３はそれぞれ外付け素子として接続されているととも
に、フィルタ回路は入力信号の直流成分を分別すること
により振幅の中心電位に相当する電位を参照電位として
差動トランジスタ５のゲートに印加する。従って、この
実施例の回路は、前段の回路から供給される入力信号に
オフセットがあっても正確にそのハイ／ロウを識別する
ことができる。１Hz程度から動作させるためには例えば
抵抗５２として８００ｋΩ，容量５３として１μＦ程度
の大きさのものを使用すればよい。

【００３６】本実施例ように、ローパスフィルタ回路５
０を用いて入力信号から参照電圧を発生するように構成
した場合、入力端子からリーク電流が流れ込むとフィル
タ抵抗によって電圧降下が発生してオフセットが生じる
ため、リーク電流が極めて少ないことが要求される。本
実施例の静電気保護回路は、従来の静電気保護回路にお
けるような不純物導入層からなる保護抵抗もないため、
リーク電流が極めて小さい。従って、図３の実施例のよ
うに、ローパスフィルタ回路５０を用いて入力信号から
参照電圧を発生するように構成した差動増幅回路を入力
回路とする半導体集積回路に適用すると極めて有効であ
る。

【００３７】図４は従来の静電気保護回路（図５）と本
発明の回路（図３）について、入力リーク電流の温度特
性を電源電圧５Ｖ、入力直流電圧２Ｖで測定した結果を
示す。通常動作状態での回路の温度範囲は、おおよそ１
００℃〜２００℃である。図４より、従来回路では電源
から逆方向のダイオードを通してのリークや、基板や隣
接素子から抵抗へのリーク電流が大きく、１５５℃で約
４μＡであるのに対し、本発明の回路では保護用トラン
ジスタ２，２２のオフ状態のソース・ドレイン間電圧が
小さいためドレインからのリーク電流は１５５℃で約２
０ｎＡと、従来回路に比べて２桁近く小さくなることが
分かる。

【００３８】また、従来回路ではリーク電流に伴ってオ
フセット電圧が１５５℃で４.２Ｖも発生してしまい全
く動作不可能であったが、本発明回路では８００ｋΩの
抵抗５２で発生するオフセット電圧が１５５℃でも１６
mＶ程度であるため差動増幅回路は十分動作可能であ
る。

【００３９】なお、図３の実施例においては、保護用ト
ランジスタ２または２２のうち一方によって差動トラン
ジスタ５と６の両方の静電気破壊を防止できるので、い
ずれか一方（特にトランジスタ２２）を省略することが
可能である。フィルタ回路５０を構成する容量を外付け
素子として接続するときに、静電パルスが印加され易い
ためである。

【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、入力回路として差動増幅回路を使用した
例を説明したが、入力回路が入力ＭＥＳＦＥＴとそのソ
ースに接続された定電流源もしくは抵抗とからなるソー
スフォロワ回路である場合にも適用することができる。

【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＧａＡ
ｓ半導体集積回路における静電気保護回路に適用した場
合について説明したが、本発明はそれに限定されるもの
でなく、ＧａＡｓ以外の化合物半導体集積回路特にショ
ットキーゲートを有する電界効果トランジスタを使用し
た半導体集積回路における静電気保護回路に広く利用す
ることができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４３】すなわち、本発明によれば、入力回路の周
波数帯域を低下させたり、入力のリーク電流を大きく増
大させることなく入力トランジスタのゲートの静電破壊
を防止するとともに静電気耐圧を向上させることが可能
な静電気保護回路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る静電気保護回路の第１の実施例を
示す回路図。

【図２】本発明に係る静電気保護回路の第２の実施例を
示す回路図。

【図３】本発明に係る静電気保護回路の第３の実施例を
示す回路図。

【図４】本発明に係る静電気保護回路と従来の静電気保
護回路の入力リーク電流の温度特性の相違を示す図。

【図５】本発明に先立って検討した静電気保護回路の一
例を示す回路図。

【符号の説明】

１ 入力端子 ２，３ 保護用トランジスタ ４ 抵抗用トランジスタ ５ 入力トランジスタ ７ 定電流源 ８，９ 負荷抵抗 １０ 電源電圧端子 １１ 接地端子 ３１、３２ ショットキー型ダイオード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 香山 聡 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 奥田 智久 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 高橋 健 茨城県土浦市木田余町3550番地 日立電線 株式会社アドバンスリサーチセンタ内 Ｆターム(参考） 5F038 AV13 BH08 BH13 EZ20 5F102 GA01 GA17 GD01

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電界効果トランジスタで構成された入力
   回路の入力トランジスタを保護する静電気保護回路であ
   って、上記入力トランジスタのゲートとソースあるいは
   接地端子に、ノーマリオン型電界効果トランジスタから
   なる保護用トランジスタのソースとドレインを接続する
   とともに、入力回路の通常動作状態ではその保護用トラ
   ンジスタがオフ状態となるようにそのゲートを接地電位
   などの低電位に接続したことを特徴とする静電気保護回
   路。
2. 【請求項２】 上記入力端子または上記保護用トランジ
   スタのソースと電源電圧端子間に、ノーマリオン型電界
   効果トランジスタからなる第２の保護用のソースとドレ
   インを接続し、この第２の保護用電界効果トランジスタ
   が入力回路の通常動作状態ではオフ状態となるようにそ
   のゲートを接地電位などの低電位に接続したことを特徴
   とする請求項１記載の静電気保護回路。
3. 【請求項３】 上記入力端子と上記入力トランジスタの
   ゲートとの間に電界効果トランジスタからなり入力回路
   の通常動作状態では等価的に抵抗として機能するトラン
   ジスタを接続したことを特徴とする請求項１または２記
   載の静電気保護回路。
4. 【請求項４】 上記第１の電界効果トランジスタのドレ
   イン・ソース間電圧が低くなるように入力電界効果トラ
   ンジスタのゲート・ソース間電圧が０V付近に設定され
   てなることを特徴とする請求項１、２または３に記載の
   静電気保護回路。
5. 【請求項５】 電界効果トランジスタで構成された入力
   回路の入力トランジスタを保護する静電気保護回路であ
   って、 第１，第２，第３，第４の電界効果トランジスタを含ん
   で構成され、上記入力トランジスタのゲートに第１の電
   界効果トランジスタのドレインが接続され、ゲートは接
   地端子に接続され、ドレインが回路の高電位側電源電圧
   に接続された第３の電界効果トランジスタのソース及び
   ゲートは第４の電界効果トランジスタのドレインとソー
   スを介して接地端子に接続され、第４の電界効果トラン
   ジスタのゲートは接地端子あるいは第１の電界効果トラ
   ンジスタのソースに接続されるとともに、第２の電界効
   果トランジスタはドレインが回路の高電位側電源電圧に
   接続され、ソースが入力トランジスタのゲートに接続さ
   れ、ゲートは第１の電界効果トランジスタのゲートと共
   通に接続されてなることを特徴とする静電気保護回路。
6. 【請求項６】 上記電界効果トランジスタとしてＧａＡ
   ｓ ＭＥＳＦＥＴ，ＨＦＥＴ，ＨＩＧＦＥＴなどの化合
   物半導体トランジスタを用いたことを特徴とする請求項
   １から５のいずれかに記載の静電気保護回路。
7. 【請求項７】 電界効果トランジスタで構成された入力
   回路と、請求項１〜６のいずれかに記載の静電気保護回
   路とを備えてなることを特徴とする化合物半導体集積回
   路。