JP2012199285A - 半導体素子、半導体素子の製造方法、およびトランジスタ回路 - Google Patents
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Abstract
【解決手段】第1の高電子移動度トランジスタ4と、負の閾値電圧を有する第2の高電子移動度トランジスタ6とを有し、第2の高電子移動度トランジスタ6のソースS2は、第1の高電子移動度トランジスタ4のゲートG1に接続され、第2の高電子移動度トランジスタ6のゲートG2は、第1の高電子移動度トランジスタ4のソースS1に接続されている。
【選択図】図1
Description
(1)構造
図1は、本実施の形態のトランジスタ回路2の回路図である。トランジスタ回路2は、第1の高電子移動度トランジスタ4と、負の閾値電圧を有する第2の高電子移動度トランジスタ6とを有している。図1の破線の枠内には、第1および第2の高電子移動度トランジスタ4,6の等価回路が示されている。
図1に示すように、第1の高電子移動度トランジスタ4のソースS1およびドレインD1は、それぞれトランジスタ回路2のソース端子STおよびドレイン端子DTに接続されている。第2の高電子移動度トランジスタ6のドレインD2は、トランジスタ回路2のゲート端子GTに接続される。ドレイン端子DTには正の電圧(例えば、数十V程度)が印加され、ソース端子STには、接地電位(=0V)が供給される。
―フェーズP1―
フェーズP1は、ゲート端子GTに印加される駆動電位(以下、ゲート駆動電位と呼ぶ)がローレベルの期間である。図4の例に示す例では、ローレベル電位(トランジスタ回路2を非導通状態にする電位レベル)は0Vである。この時の第1のゲートG1の電位VG1は0Vである。従って、式(1)から明らかなように、第2の高電子移動度トランジスタ2のソースゲート間電位VSGは0Vである。
フェーズP2は、ゲート駆動電位36がローレベルから上昇を開始し第2の高電子移動度トランジスタ6の閾値絶対に達すまでの期間である。図2に示す例では、ゲート駆動電位のピーク値(ハイレベル電位)が、第1の高電子移動度トランジスタ4の閾値(例えば、7〜8V程度)の2倍程度(例えば、14〜16V程度)である。
フェーズP3は、ゲート駆動電位36が第2の高電子移動度トランジスタ6の閾値絶対値から更に上昇し、その後下降して再び第2の高電子移動度トランジスタ6の閾値絶対値に戻るまでの期間である。
フェーズ4は、ゲート駆動電位36が第2の高電子移動度トランジスタ6の閾値絶対値以下に下降した後の期間である。
従って、ゲート駆動電位36が第2の高電子移動度トランジスタ6の絶対閾値より小さくなると、第2の高電子移動度トランジスタ6のドレインゲート間電位が閾値以上になる。このため、第2の高電子移動度トランジスタ6が導通する。すると第1の高電子移動度トランジスタ4のソースゲート間容量が、第2の高電子移動度トランジスタ6を介して放電する。その結果、第1のゲートG1の電位38は、ゲート駆動電位36ともに下降する。
図4を参照して説明したように、第1のゲートG1の電位38は、ゲート駆動電位36と共に第2の高電子移動度トランジスタ6の閾値絶対値程度まで上昇し、暫くこの閾値絶対値程度に止まった後、ゲート駆動電位36と共に下降する。上述したように、この第2の高電子移動度トランジスタ6の閾値絶対値(例えば、7〜8V)は、第1のゲートG1に対応するHEMT32の閾値(例えば、1〜3V程度)より高くなっている。
以上の通り、第1のゲートの電位38(VG1)のピーク値は、高々、第2の高電子移動度トランジスタ6の閾値絶対値ABS Vth程度である。ここで第2の高電子移動度トランジスタ6の絶対閾値ABS Vth(例えば、7〜8V)は、第1のゲートG1の耐圧BV(例えば、10V程度)より低くなっている(VG1程度=ABS (Vth)<BV)。従って、第1のゲート電位VG1は、第1の高電子移動度トランジスタのゲートの耐圧より低くなっている(ABS (Vth)<BN)。
図1に示すように、第1のフィールドプレートFP1と第1のゲートG1の間には、第1のノードN1が存在している。ゲート端子GTにハイレベル電位が印加されている状態では、第1のゲートG1に対応するHEMT32および第1のFP−HEMT34は導通している。この時の第1のノードN1の電位は、略0Vである。
図5は、本実施の形態の変形例2aを説明する回路図である。変形例2aは、図5に示すように、第2の高電子移動度トランジスタ6に直列に接続された第3の高電子移動度トランジスタ40を有している。
図6は、本実施の形態のトランジスタ回路2bの平面図である。実施の形態1では、一つの第2の高電子移動度トランジスタ6に、一つの第1の高電子移動度トランジスタ4が接続されている。一方、本実施の形態のトランジスタ回路2bでは、図6に示すように、一つの第2の高電子移動度トランジスタ6に複数の第1の高電子移動度トランジスタ4が接続されている。ここで第1および第2の高電子移動度トランジスタ4,6は、同一基板上に形成されたデバイスである。
図8は、本実施の形態のトランジスタ回路2dの回路図である。図8に示すように、トランジスタ回路2dは、実施の形態1のトランジスタ回路2に類似している。従って、実施の形態1のトランジスタ回路2と共通する部分については説明を省略する。
第1の高電子移動度トランジスタ4aは、第1のゲートG1と、第1のフィールドプレートFP1aと、第2のフィールドプレートFP2を有している。
第2の高電子移動度トランジスタ6aは、第2のゲートG2と、第3のフィールドプレートFP3を有している。第2のゲートG2および第3のフィールドプレートFP3は、第1の高電子移動度トランジスタ4aのソースS1に接続されている。
図9は、第1の高電子移動度トランジスタ4aの断面図の一例である。
図11乃至15は、本実施の形態のトランジスタ回路の製造方法の一例を説明する工程断面図である。
第1の高電子移動度トランジスタと、
負の閾値電圧を有する第2の高電子移動度トランジスタとを有し、
前記第2の高電子移動度トランジスタのソースは、前記第1の高電子移動度トランジスタのゲートに接続され、
前記第2の高電子移動度トランジスタのゲートは、前記第1の高電子移動度トランジスタのソースに接続されていることを
特徴とするトランジスタ回路。
付記1に記載のトランジスタ回路において、
前記第1の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在する第1のフィールドプレートを有することを
特徴とするトランジスタ回路。
付記1または2に記載のトランジスタ回路において、
前記第1の高電子移動度トランジスタは、更に第1のフィールドプレートとドレインの間に少なくても一部が延在する第2のフィールドプレートを有することを
特徴とするトランジスタ回路。
付記1乃至3のいずれか1項に記載のトランジスタ回路において、
前記第2の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在し前記第1の高電子移動度トランジスタのソースに接続されたフィールドプレートを有することを
特徴とするトランジスタ回路。
付記1乃至4のいずれか1項に記載のトランジスタ回路において、
更に、前記第2の高電子移動度トランジスタに直列に接続された第3の高電子移動度トランジスタを有し、
前記3の高電子移動度トランジスタは、ゲートが前記第1の高電子移動度トランジスタのドレインに接続され負の閾値電圧を有することを
特徴とするトランジスタ回路。
付記1乃至5のいずれか1項に記載のトランジスタ回路において、
前記第2の高電子移動度トランジスタは、前記第1の高電子移動度トランジスタのソースとゲートの間の電圧を、前記第1の高電子移動度トランジスタのゲートの耐圧より小さい電圧に制限することを
特徴とするトランジスタ回路。
第1の化合物半導体膜と、
第2の化合物半導体膜と絶縁膜が積層された積層膜と、
前記積層膜に形成された凹部に埋め込まれた第1の部分と、前記第1の部分の上および前記絶縁膜の上に延在する第2に部分とを有する電極とを有し、
前記第1の部分は、前記第2の部分の延在方向で前記第1の長さを有する第1の埋め込み部分と、第1の埋め込み部分と前記凹部の底との間に設けられ前記延在方向で前記第1の長さより短い第2の長さを有する前記第2の埋め込み部分とを有することを
特徴とする半導体素子。
付記7に記載の半導体素子において、
前記凹部は、前記第2の化合物半導体膜の内部に達していることを
特徴する半導体素子。
付記7に記載の半導体素子において、
前記凹部は、前記第2の化合物半導体膜の表面または前記第1の絶縁膜の内部に止まっていることを
特徴する半導体素子。
付記7乃至9のいずれか1項に記載の半導体素子において、
前記電極と前記積層膜の間には、絶縁層が設けられていることを
特徴とするとする半導体素子。
付記7乃至10のいずれか1項に記載の半導体素子において、
前記第2に部分は、前記第1の部分の両側に広がり、
前記第1の埋め込み部分は、前記第2の埋め込み部分の両側に広がっていることを
特徴とする半導体素子。
付記7乃至11のいずれか1項に記載の半導体素子において、
前記半導体素子は、高電子移動度トランジスタであり、
前記第1の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、
前記第2の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、
前記電極は、ゲートと2つのフィールドプレートが結合した電極であり
前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを
特徴とする半導体素子。
第1の化合物半導体膜を形成し、
前記第1の化合物半導体膜の上に第2の化合物半導体膜を形成し、
前記第2の化合物半導体膜に第1の幅を有する第1の凹領域を形成し、
前記第1の凹領域が形成された前記第2の化合物半導体の上に絶縁膜を形成し、
前記第1の幅より広い第2の幅を有する第2の凹領域を前記絶縁膜に形成して、前記第1の凹領域および前記第1の凹領域の両側を露出させ、
前記第1の凹領域、前記第2の凹領域、および前記第2の凹領域の外側の前記絶縁膜の上に延在する電極を形成することを
特徴とする半導体素子の製造方法。
付記13の半導体素子の製造方法において、
更に、前記第2の凹領域が形成された前記絶縁膜、露出された前記第1の凹領域、および露出された前記第1の凹領域の両側に絶縁層と導電膜を順次積層し、
前記絶縁層と前記導電膜をエッチングして、前記電極を形成することを
特徴とする半導体素子の製造方法。
付記13または14に記載の半導体素子の製造方法において、
前記半導体素子は、高電子移動度トランジスタであり、
前記第1の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、
前記第2の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、
前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを
特徴とする半導体素子の製造方法。
4・・・第1の高電子移動度トランジスタ
6・・・第2の高電子移動度トランジスタ
S1・・・第1のソース
G1・・・第1のゲート
FP1・・・第1のフィールドプレート
D1・・・第1のドレイン
26・・・積層膜
28, 28a,28b・・・ゲート用凹部
30,30a,30b・・・絶縁層
54・・・電極
56・・・第1の部分
58・・・第2に部分
60・・・第1の埋め込み部分
62・・・第2の埋め込み部分
Claims (10)
- 第1の高電子移動度トランジスタと、
負の閾値電圧を有する第2の高電子移動度トランジスタとを有し、
前記第2の高電子移動度トランジスタのソースは、前記第1の高電子移動度トランジスタのゲートに接続され、
前記第2の高電子移動度トランジスタのゲートは、前記第1の高電子移動度トランジスタのソースに接続されていることを
特徴とするトランジスタ回路。 - 請求項1に記載のトランジスタ回路において、
前記第2の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在し前記第1の高電子移動度トランジスタのソースに接続されたフィールドプレートを有することを
特徴とするトランジスタ回路。 - 請求項1または2に記載のトランジスタ回路において、
更に、前記第2の高電子移動度トランジスタに直列に接続された第3の高電子移動度トランジスタを有し、
前記3の高電子移動度トランジスタは、ゲートが前記第1の高電子移動度トランジスタのドレインに接続され負の閾値電圧を有することを
特徴とするトランジスタ回路。 - 請求項1乃至3のいずれか1項に記載のトランジスタ回路において、
前記第2の高電子移動度トランジスタは、前記第1の高電子移動度トランジスタのソースとゲートの間の電圧を、前記第1の高電子移動度トランジスタのゲートの耐圧より小さい電圧に制限することを
特徴とするトランジスタ回路。 - 第1の化合物半導体膜と、
第2の化合物半導体膜と絶縁膜が積層された積層膜と、
前記積層膜に形成された凹部に埋め込まれた第1の部分と、前記第1の部分の上および前記絶縁膜の上に延在する第2に部分とを有する電極とを有し、
前記第1の部分は、前記第2の部分の延在方向で前記第1の長さを有する第1の埋め込み部分と、第1の埋め込み部分と前記凹部の底との間に設けられ前記延在方向で前記第1の長さより短い第2の長さを有する前記第2の埋め込み部分とを有することを
特徴とする半導体素子。 - 請求項5に記載の半導体素子において、
前記凹部は、前記第2の化合物半導体膜の内部に達していることを
特徴する半導体素子。 - 請求項5または6に記載の半導体素子において、
前記電極と前記積層膜の間には、絶縁層が設けられていることを
特徴とするとする半導体素子。 - 請求項5乃至7のいずれか1項に記載の半導体素子において、
前記第2に部分は、前記第1の部分の両側に広がり、
前記第1の埋め込み部分は、前記第2の埋め込み部分の両側に広がっていることを
特徴とする半導体素子。 - 請求項5乃至8のいずれか1項に記載の半導体素子において、
前記半導体素子は、高電子移動度トランジスタであり、
前記第1の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、
前記第2の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、
前記電極は、ゲートと2つのフィールドプレートが結合した電極であり、
前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを
特徴とする半導体素子。 - 第1の化合物半導体膜を形成し、
前記第1の化合物半導体膜の上に第2の化合物半導体膜を形成し、
前記第2の化合物半導体膜に第1の幅を有する第1の凹領域を形成し、
前記第1の凹領域が形成された前記第2の化合物半導体の上に絶縁膜を形成し、
前記第1の幅より広い第2の幅を有する第2の凹領域を前記絶縁膜に形成して、前記第1の凹領域および前記第1の凹領域の両側を露出させ、
前記第1の凹領域、前記第2の凹領域、および前記第2の凹領域の外側の前記絶縁膜の上に延在する電極を形成することを
特徴とする半導体素子の製造方法。
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