JP7154015B2 - 電荷分配構造物を含むスイッチングデバイス - Google Patents

電荷分配構造物を含むスイッチングデバイス Download PDF

Info

Publication number
JP7154015B2
JP7154015B2 JP2018031470A JP2018031470A JP7154015B2 JP 7154015 B2 JP7154015 B2 JP 7154015B2 JP 2018031470 A JP2018031470 A JP 2018031470A JP 2018031470 A JP2018031470 A JP 2018031470A JP 7154015 B2 JP7154015 B2 JP 7154015B2
Authority
JP
Japan
Prior art keywords
distribution structure
charge distribution
active layer
conductive
charge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018031470A
Other languages
English (en)
Other versions
JP2018152555A5 (ja
JP2018152555A (ja
Inventor
クディモフ アレクセイ
ラムダニ ジャマール
Original Assignee
パワー・インテグレーションズ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/448,724 external-priority patent/US10192981B2/en
Application filed by パワー・インテグレーションズ・インコーポレーテッド filed Critical パワー・インテグレーションズ・インコーポレーテッド
Publication of JP2018152555A publication Critical patent/JP2018152555A/ja
Publication of JP2018152555A5 publication Critical patent/JP2018152555A5/ja
Application granted granted Critical
Publication of JP7154015B2 publication Critical patent/JP7154015B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

関連出願の相互参照
本出願は、現時点で放棄されている発明の名称を「電荷分配構造物を含むスイッチングデバイス（ＳＷＩＴＣＨＩＮＧ ＤＥＶＩＣＥ ＷＩＴＨ ＣＨＡＲＧＥ ＤＩＳＴＲＩＢＵＴＩＯＮ ＳＴＲＵＣＴＵＲＥ）」とする２０１２年６月２９日に出願された米国特許出願第１３／５３７，４０７号の継続出願である、発明の名称を「電荷分配構造物を含むスイッチングデバイス（ＳＷＩＴＣＨＩＮＧ ＤＥＶＩＣＥ ＷＩＴＨ ＣＨＡＲＧＥ ＤＩＳＴＲＩＢＵＴＩＯＮ ＳＴＲＵＣＴＵＲＥ）」とする２０１６年１２月２２日に出願された米国特許出願第１５／３８８，８１２号の一部継続出願である。本出願は、参照により全体が本明細書に組み込まれる、米国特許第９，２４５，８７９号（弁護士整理番号２０２４／８）および第９，４２５，１９５号（弁護士整理番号２０２４／８Ｃ１）、ならびに、発明の名称を「静電放電システム（Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｓｙｓｔｅｍ）」とする２０１６年７月２５日に出願された同時係属中の米国特許出願第１５／２１８，１４５号（弁護士整理番号２０２４／８Ｃ２）に関係する。
本発明は、半導体デバイスに関する。特に、本発明は、電力スイッチとして動作する高電圧ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に関する。
高電圧半導体スイッチは、電力変換のための電子回路における重要なコンポーネントである。これらの用途の例として、電子機器のための電源、電動モーターのための駆動器、および太陽電池セルのためのインバーターが挙げられる。
電力スイッチは、デバイスが電流を導通させることを可能にするオン状態と、デバイスが電流を導通させることを防ぐオフ状態とをとる。オン状態にあるとき、スイッチにかかる電圧が１ボルト未満でありながら、電力スイッチは、何十または何百のアンペアを導通させ得る。オフ状態にあるとき、電力スイッチは、実質的にゼロの電流を導通しながら、典型的には、何百または何千ボルトにも耐えなければならない。オフ状態において、所与の小さな値以下の電流を導通させながらデバイスが耐え得る電圧は、絶縁破壊電圧と呼ばれることもある。
遷移中は、スイッチに比較的大きな電流が流れ得ると同時に、スイッチに比較的高い電圧がかかっているので、２つの状態間における遷移ができる限り速いことが、通常は望ましい。同時に比較的大きな電流と高い電圧とが存在することは、よく言っても望ましくなく、最悪の場合にはスイッチを破壊し得るエネルギーの損失を表す。
主に、高電圧ＨＦＥＴが、同様の電圧において同じ電流を導通させる他の半導体スイッチより実質的に速く状態を変化させ得るという理由から、高電圧ＨＦＥＴは、電力スイッチとして使用する場合に魅力的である。ＨＦＥＴの構築物において使用される材料は、従来のシリコンベースの技術を使用するトランジスタより高い温度においてそれらが動作することをさらに可能にする。
電力スイッチのためのＨＦＥＴの製造にともなう主な問題は、既存の技術が、実質的に理論上可能な値未満の絶縁破壊電圧をもつデバイスを製造することである。加えて、フィールドプレートの使用などの知られた技術の適用が絶縁破壊電圧にどのように影響を与えるかを予測することは困難である。従って、特定の特性のためのデバイスの設計は、困難であり時間がかかり、コンピュータモデリングの使用ではなく、ハードウェアを製造および試験する試行錯誤方法の適用を必要とする。
予測可能な絶縁破壊電圧をともなう所望の性能のためにより短い期間で電力ＨＦＥＴが設計されることを可能にする解決策が必要とされる。
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
本発明の教示に従った例示的な電荷分配構造物のコンポーネントを示す例示的な半導体デバイスの断面である。 本発明の教示に従った例示的な電荷分配構造物のコンポーネントと、半導体デバイス内の活性層との間のキャパシタンスを示す例示的な半導体デバイスの断面である。 一定の電圧および電流という条件下での、本発明の教示に従った電荷分配構造物を含む半導体デバイスを含む例示的な回路の概略図である。 図３Ａに示す例示的な回路における一定の電圧および電流の相対的な大きさを示すグラフである。 図３Ｂのグラフに示される条件の場合における電荷の分布とキャパシタンスとを全体として示す、図３Ａに示す回路における例示的な半導体デバイスの一部の断面である。 動的な電圧および電流という条件下での、本発明の教示に従った電荷分配構造物を含む半導体デバイスを含む別の例示的な回路の概略図である。 図５Ａに示す例示的な回路における動的な電圧および電流の相対的な大きさを示すグラフである。 図５Ｂのグラフに示される条件の場合における電荷の分布およびキャパシタンスを全体として示す、図５Ａに示す回路における例示的な半導体デバイスの一部の断面である。 本発明の教示に従った電荷分配構造物を含む例示的な半導体デバイスの様々な部分および特徴の相対位置を示す斜視図としての図である。 図７Ａの視点では視認不能な他の部分および特徴の相対位置を示す図７Ａにおける例示的な半導体デバイスの異なる斜視図としての図である。 本発明の教示に従った電荷分配構造物を含む図７Ａおよび図７Ｂに示される例示的な半導体デバイスを構築する工程における動作の見本的な流れを全体的に示す例示的なフロー図である。 本発明の教示に従った電荷分配構造物を含む別の例示的な半導体デバイスの様々な部分および特徴の相対位置を示す斜視図としての図である。 図９Ａの視点では視認不能な他の部分および特徴の相対位置を示す図９Ａにおける例示的な半導体デバイスの異なる斜視図としての図である。 本発明の教示に従った電荷分配構造物を含む図９Ａおよび図９Ｂに示される例示的な半導体デバイスを構築する工程における動作の見本的な流れを全体的に示す例示的なフロー図である。
以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項が記載される。しかし、本発明を実施する際に特定の詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。
本明細書中での、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」、または「一例（ａｎ ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることと、図面が一定の縮尺で描かれるとは限らないこととが理解される。
ＧａＮ ＨＥＭＴにおける表面電荷は、高い絶縁破壊電圧を達成するために、およびディープトラップイオン化を避けるために、特定の手法で分配されなければならない。表面電荷の対処がなされない場合、ディープトラップイオン化が、オフ状態からオン状態へのスイッチング中のチャネル導通の欠如をもたらす。この効果はよく知られており、電流崩壊または分散と呼ばれる。本発明によると、ＧａＮ ＨＥＭＴにおいて、横方向導電チャネル（後で図１において示される）は、ＨＥＭＴのソース、ゲート、およびドレイン（制御）端子の下方に形成され得る。導電チャネルの長さは、ソースからドレインまでであり得る。さらに、ドリフト領域は、ゲートの下方に形成され得、ゲート端子からドレイン端子までにわたって広がり得る。本発明の一態様において、ＨＥＭＴは、オフ状態にある場合にドリフト領域の長さに比例した絶縁破壊電圧をもち得る。さらに、空乏領域（電流キャリアが流し去られるドリフト領域の一部）の空間電荷は、外部から補償される。好ましくは、一実施形態において、電荷は、９０％を上回るぶん補償されなければならない。ディープトラップおよび表面トラップイオン化中、補償が自然に発生するが、ＧａＮ ＨＥＭＴをオン状態に戻すように切り替える間、これらの状態は、再充電し戻されることが不可能であり、このことが電流崩壊をもたらす。従って、何か他の手段により表面再充電を提供することが重要である。本発明に従った電荷分配グリッドは、この電荷を提供するように設計される。
より高い絶縁破壊電圧を達成するために、ＧａＮデバイスにおいて空間電荷補償が必要とされ得る。Ｅ．Ｃａｌｌｅｊａ、Ｓ．Ｃｈｒｉｓｔｏｌｏｖｅａｎｕ、Ａ．Ｚａｓｌａｖｓｋｙ、およびＹ Ｋｕｋ（こちらも添付）によるソリッドステートエレクトロニクス（Ｓｏｌｉｄ－ｓｔａｔｅ ｅｌｅｃｔｒｏｎｉｃｓ）などの知られた参考文献も、空間電荷補償がなければ、２５～４０Ｖほどに低いドレインバイアスにおいてＧａＮの絶縁破壊電界に到達し得ると述べている。当業者は、これらの電圧において、空乏領域の長さが、０．１５～０．２ｕｍを上回らないものであり得ることを理解し得る。その一方で、９０％の電荷補償により、空乏領域は、最大１．５～２ｕｍまで広がり得る。従って、電荷分配グリッドの寸法は、好ましくは２マイクロメートルを上回ってはならない。さらに、それは、好ましくは１マイクロメートルであり得る。
図１は、本発明の教示による利益を享受する例示的な半導体デバイスの主な特徴を示す。特に、一定の縮尺で描かれない図１は、高電圧ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の一部を通る断面図１００である。図１に示される例示的なＨＦＥＴは、第１の活性層１２０と第２の活性層１１５とを備える。
第１の活性層１２０は、典型的には、当技術分野において知られているサファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）、または炭化ケイ素（ＳｉＣ）などの様々な材料により形成され得る基材（図１に示されない）上に位置する。製造の様々な技術が、デバイスを構築しやすくするために、基材と第１の活性層１２０との間に他の材料の層が位置することを必要とし得る。
図１に示す例における第１の活性層１２０は、窒化ガリウム（ＧａＮ）により構成される。他の例において、元素周期表のＩＩＩ族からの他の元素の窒化化合物を含有する異なる半導体材料は、第１の活性層１２０を備え得る。
図１に示す例における第２の活性層１１５は、窒化アルミニウムガリウム（ＡｌＧａＮ）により構成される。他の例において、アルミニウムインジウム窒化物（ＡｌＩｎＮ）およびアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）のような異なるＩＩＩ族窒化物半導体材料は、第２の活性層１１５を備え得る。第２の活性層１１５の材料は、不定比化合物であり得る。このような材料において、元素の比は、通常の整数により簡単に表されない。例えば、第２の活性層１１５は、ＡｌＸＧａ１－ＸＮなどの（０＜Ｘ＜１）、ＩＩＩ族窒化物半導体材料の不定比化合物であり得る。
図１に示す例において、導電ソース接点１２５、導電ゲート接点１３０、および導電ドレイン接点１５０は、第２の活性層１１５上方に位置する。本開示において後でさらに詳細に説明される電荷分配構造物のフックＥ１ １３５、Ｅ２ １４０、およびＥＮ１４５とも呼ばれる導電コンポーネントが、図１の例にさらに示される。導電コンポーネントＥ１ １３５、Ｅ２ １４０、およびＥＮ１４５は、例えば１つまたは複数の金属、高濃度にドープされた半導体などの１つまたは複数の導電材料により形成され得る。
図１に示す例示的なＨＦＥＴにおいて、電荷分配構造物のコンポーネントＥ１ １３５、Ｅ２ １４０、およびＥＮ１４５は、ゲート接点１３０とドレイン接点１５０との間に位置する。図１に示す例において、電荷分配構造物のコンポーネントＥ１ １３５は、ゲート接点１３０から第１の距離ＳＧ１６０ぶん横方向に離間している。図１に示す例において、電荷分配構造物のコンポーネントＥＮ１４５は、ドレイン接点１５０から第２の距離ＳＤ１７０ぶん横方向に離間している。図１に示す例において、第２の距離ＳＤ１７０は、第１の距離ＳＧ１６０より大きい。電荷分配構造物の任意の２つの構成要素ＳＥ１６５の間隔は、本開示において後で詳細に説明されるように所望の性能特性を達成するように選択され得る。
図１に示す例示的なＨＦＥＴは、電荷分配構造物を形成する３つの導電コンポーネントを示すが、任意の適切な数の導電コンポーネントが使用され得、いくつかの場合において、単一の導電コンポーネントを含む。さらに、図１に示されるように、複数の導電コンポーネントが使用される実装例において、導電コンポーネントは、相互に同一である一連の周期的に反復するコンポーネントにより形成された金属グリッドを規定し得る。他の例において、導電コンポーネントは、周期的に反復する必要はなく、それらがすべて相互に同一でなければならないわけでもない。むしろ、異なる導電コンポーネントは、異なる構成、寸法などをとり得る。
さらに、図１に示す例示的なＨＦＥＴにおいて、ゲート誘電体層１１０は、ゲート接点１３０および電荷分配構造物のコンポーネントＥ１ １３５、Ｅ２ １４０、およびＥＮ１４５を、第２の活性層１１５から分離する。図１に示す例示的なＨＦＥＴにおいて、誘電体材料のパッシベーション層１０５は、接点の周囲に、および、ゲート誘電体層１１０の上方に位置する。パッシベーション層１０５は、環境内における電気的および化学的汚染物質からデバイスの表面を隔離することにより、デバイスの電気的特性の安定性を提供する。
パッシベーション層の異なる構成を使用する他の例において、ゲート誘電体層１１０は任意選択的である。ゲート誘電体層１１０を含まない例において、ゲート接点１３０は、第２の活性層１１５に対してショットキー接点を形成し、別のパッシベーション層が、第２の活性層１１５から電荷分配構造物のコンポーネントＥ１ １３５、Ｅ２ １４０、およびＥＮ１４５を絶縁する。ショットキー接点は、金属と半導体との間において１方向のみに電流を導通する、金属と半導体との間における接合である。ゲート誘電体層を含まないトランジスタは、ショットキーゲートトランジスタとも呼ばれる。任意選択的なゲート誘電体層を使用する構築物の一例が、本開示において後で提示される。
図１に示される例示的なＨＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）としても知られる。図１のＨＥＭＴにおいて、全体的に第１の活性層１２０より高いバンドギャップをもつ第２の活性層１１５は、第２の活性層１１５付近で第１の活性層１２０内に電荷の層１５５を発生させる。電荷の層１５５は、横方向導電チャネルを規定する。第１の活性層１２０は、チャネル層とも呼ばれる。第２の活性層１１５は、障壁層またはドナー層とも呼ばれる。バンドギャップの差によりもたらされる量子井戸内に捕獲された電子が、二次元において自由に動くが、第３の次元において強く閉じ込められるので、横方向導電チャネルを規定する電荷の層１５５は、二次元電子気体（２ＤＥＧ：ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）とも呼ばれる。一例において、電荷層１５５の長さおよび電荷層により形成された導電チャネルの長さは、２５マイクロメートル未満であり得、より具体的には、２３マイクロメートルに等しいものであり得る。ゲート１３０の下方に形成された、および、ゲート１３０からドレイン１５０まで広がるドリフト領域の長さは、この一例において、１９マイクロメートルである。
後述のように、二次元電子気体は、少なくとも部分的に、第２の活性層１１５内における分極電荷の存在により発生すると考えられる。以下の例示および説明は、ＨＥＭＴにおける２ＤＥＧの分極電荷と表面電荷と可動電荷とを区別する。
電力スイッチとして使用されるとき、ＨＦＥＴのソース接点１２５、ゲート接点１３０、およびドレイン接点１５０は端子を通して結合されて、外部回路への電気接続部を形成する。動作時、二次元電子気体１５５内の電荷は、ソース接点１２５とドレイン接点１５０との間でチャネル内を動き、外部回路における電流となる。電荷、従って電流は、ゲート接点１３０とソース接点１２５との間に電気的に接続された外部回路から電圧により制御される。
本開示において使用されるように、電気接続部は、オーミック接続である。オーミック接続は、電圧と電流との間の関係が線形であり、両方向の電流に関して対称なものである。例えば、金属のみを通して各々が接触する２つの金属パターンが電気的に接続される。対照的に、図１に示す例示的なＨＦＥＴにおいて、ドレイン接点１５０とソース接点１２５との間におけるあらゆる接続が半導体内のチャネルを通り、およびゲート接点１３０により制御されるので、ドレイン接点１５０とソース接点１２５とは電気的に接続されない。同様に、ゲート接点１３０は、ゲート接点１３０の下方で半導体１１５に電気的に接続されず、ゲート接点１３０は、下の半導体１１５からゲート接点１３０を絶縁するためにゲート誘電体１１０が使用されるとき、２ＤＥＧ １５５に電気的に接続されない。
図２は、図１に示される例示的なＨＦＥＴの断面図２００であり、電荷分配構造物の個々のコンポーネント間の、および、デバイスのそれらのコンポーネントと他の部分との間のキャパシタンスを表すために、破線でコンデンサを示す。キャパシタンスが、電荷を保有し得る各ペアの物体間に存在することが理解される。図２は、本発明の教示に従った電荷分配構造物を含むＨＦＥＴの動作に主に関与するキャパシタンスを強調表示する。
キャパシタンスＣ０ ２０５は、ゲート接点１３０とコンポーネントＥ１ １３５との間における容量結合を表す。キャパシタンスＣ１ ２１０は、コンポーネントＥ１ １３５とコンポーネントＥ２ １４０との間における容量結合を表す。キャパシタンスＣＮ２１５は、コンポーネントＥＮ－１（図２に示す例ではＥ２ １４０）とコンポーネントＥＮ１４５との間における容量結合を表す。
キャパシタンスＣＳＯ２２０は、ゲート接点１３０と２ＤＥＧ １５５との間における容量結合を表す。同様に、キャパシタンスＣＳ１ ２２５、ＣＳ２ ２３０、およびＣＳＮ２３５は、２ＤＥＧ １５５と、電荷分配構造物のコンポーネントＥ１ １３５、Ｅ２ １４０、ＥＮ１４５それぞれとの間における容量結合を表す。
電荷分配構造物のコンポーネントは、直接的な電気接続によるのではなく、キャパシタンスによりデバイスの他の部分に結合されるので、電荷分配構造物の個々のコンポーネントは、デバイスの端子に印加された電圧の変化に応答して、それらの静電ポテンシャルを変化させ得る。電荷分配構造物の各コンポーネントの静電ポテンシャルは異なる値をとり得るので、２ＤＥＧ １５５に沿った静電ポテンシャルは、比較的一様に分配されて、より低い絶縁破壊電圧などの電界の過密化（ｆｉｅｌｄ ｃｒｏｗｄｉｎｇ）の望ましくない効果を避け得る。
変化する電界の存在下で電荷を再分配することにより、容量結合された電荷分配構造物の各コンポーネントは、その電位を、その下にある導電２ＤＥＧチャネルの部分の電位と一致させ得る。この特徴は、デバイスのうちの１つの端子の電位において固く固定された静電ポテンシャルをもつフィールドプレートとして知られる従来の導電電界再分配構造から、容量結合された電荷分配構造物を区別する。このようなフィールドプレートは、それらの縁部付近に望ましくない高振幅の電界を形成し得る。
好ましくは、２つの隣接した導電コンポーネント間におけるキャパシタンスは、容量性分割器のルールに従う。概して、当技術分野において知られるように、導電コンポーネントを含む半導体デバイスにおいて、半導体表面に隣接した導電コンポーネントの表面のエリアは、導電コンポーネントの占有領域と呼ばれ得る。半導体表面と導電コンポーネントとの間のキャパシタンスが導電コンポーネントの占有領域に実質的に関係し得ることが、当業者により理解され得る。本発明の一実施形態において、電荷分配構造物の周期が３マイクロメートル（２マイクロメートルの占有領域と、導電コンポーネント間に１マイクロメートルの間隔）であると仮定され得る。
本実施形態において、電荷分配構造物の１周期を通した所望のチャネル電圧降下は、１５０Ｖである（これは、５０Ｖ／ｕｍ、または０．５ＭＶ／ｃｍの平均チャネル電界に対応する）とも仮定され得る。それに例えば－４０Ｖのバイアスが印加されたときに、電荷分配構造物の占有領域がＨＥＭＴチャネル内における２Ｄガスを縦方向に空乏化することがさらに仮定される。上述の例において、ＥＭとＥＭ＋１との間におけるキャパシタンス、およびＥＭ＋１とチャネルとの間におけるキャパシタンスが備える容量性分割器にかかる全電圧の大きさは、１５０Ｖに実質的に等しい値であり得る（Ｍの値は１からＮ－１の間であり得、１＜Ｍ＜Ｎ－１である）。ＥＭ＋１とチャネル（ｃｈａｎｎｅｌ）との間におけるキャパシタンスにかかる電圧の大きさは、４０Ｖに実質的に等しい。言い換えると、ＥＭとＥＭ＋１との間における要求されるキャパシタンスは、次式により与えられ得る。
C(EM||EM+1) = (40V/150V) * C(EM+1||channel)
上述のことは、ＥＭ上方のＥＭ＋１フック、またはＥＭ＋１上方のＥＭフックの適切な重なり面積を提供すること、または、外部（デバイス活性領域の外部）において重なり面積を提供することにより達成され得る。必要なキャパシタンスが与えられると、当業者は、そのキャパシタンス値を取得するために、重なり面積および誘電体の厚さを使用することができ、次式は、平板コンデンサの場合によく知られたおおよその式である。
Figure 0007154015000001
 式中、Ａは重なり面積であり、εは誘電体の誘電率であり、ε０は真空の誘電体誘電率であり、ｄは誘電体の厚さである。上述の例は、本発明の開示される実施形態において、容量結合が単に提供されるだけでなく、所望のチャネル電圧分配を達成するために操作され得ることを実証することが留意されなければならない。
図３Ａは、一定の電圧および電流という条件下での、本発明の教示に従った電荷分配構造物を含む半導体デバイス３０８を含む例示的な回路の概略図３００である。図３Ａに示す半導体デバイス３０８は、ドレイン端子３０６とゲート端子３１４とソース端子３１８とを含むＨＦＥＴスイッチである。図３Ａの例におけるＨＦＥＴ３０８のゲート端子３１４とソース端子３１８とは、ゲート３１４とソース３１８との間における電圧ＶＧＳ３１６がゼロとなるように、共通戻り３２０に電気的に接続される。
図３Ａの例におけるＨＦＥＴ３０８のドレイン端子３０６は、値Ｒをもつ抵抗器３０２の一端部に結合される。抵抗器３０２の他端部は、共通戻り３２０に対して値ＶＢの正電圧をもつ定電圧源３１２の端子に結合される。図３Ａに示す回路の静的な条件下において、ＨＦＥＴ３０８は、オン状態にあり、ドレイン端子３０６とソース端子３１８との間における電圧ＶＮＳ３１０をともなってドレイン電流Ｉｎ３０４を導通させる。
例示的な半導体デバイス３０８は、それがドレイン電流Ｉｎ３０４の導通を停止するために、ソース端子３１８に対するゲート端子３１４における非ゼロ電圧を必要とするので、デプレッション型デバイスとして知られる。トランジスタの通常状態は、ゲート・ソース間に信号のない状態であると一般に考えられている。すなわち、デプレッション型デバイスは、それがゲート・ソース間において０ボルトをとるときに、それが電流を導通させ得るので、ノーマリーオンと考えられる。デプレッション型ＨＦＥＴデバイスは、ドレイン電流Ｉｎ３０４の導通を停止するために、ゲート・ソース間において閾値より負の負電圧を必要とする。ゲート・ソース間における正電圧、および、ゲート・ソース間におけるゼロ電圧は、デプレッション型デバイスが導通することを可能にする。従来のＨＦＥＴデバイスは、デプレッション型デバイスである。
当業者は、本発明が、エンハンスメント型デバイス、およびデプレッション型デバイスに適用され得ることを理解する。エンハンスメント型デバイスは、ドレイン電流ＩＤ３０４の導通を可能にするために、ソース端子３１８に対するゲート端子３１４における非ゼロ電圧を必要とする。すなわち、エンハンスメント型デバイスは、それがゲート・ソース間において０ボルトをとるときに、それが電流を導通させることができないので、ノーマリーオフであると考えられる。ゲート・ソース間における負電圧は、さらにエンハンスメント型デバイスをオフに維持する。デプレッション型デバイスを含む本開示において与えられる例は、オン状態においてゲートがソースに対して正であるように、および、オフ状態においてゲートがソースに対して負であるかまたはソースと同じ電位であるように、ゲート・ソース間の電圧を変更することにより、エンハンスメント型デバイスに適用され得る。エンハンスメント型ＨＦＥＴデバイスは、ドレイン電流ＩＤ３０４を導通させることを可能にするために、ゲート・ソース間に閾値より大きな正電圧を必要とする。
図３Ｂは、同じ縦軸３３２での、図３Ａに示す例示的な回路の場合の、ドレイン電流ＩＤ３０４および電圧ＶＤｓ３１０を示すグラフ３３０である。図３Ｂのグラフは、電圧ＶＤＳ３１０がＶ８よりはるかに小さな一定値Ｖ１ ３３６であることと、電流ＩＤ３０４が抵抗器３０２にかかる電圧を抵抗Ｒで除算した一定値１１ ３３４であることとを示す。すなわち、１１＝（Ｖ８－Ｖ１）／Ｒである。
図４は、図３Ｂのグラフに示される条件の場合における、電荷の分布およびキャパシタンスを全体として示す、図３Ａに示す例示的な回路における、例示的なＨＦＥＴスイッチ３０８の一部の断面を示す図４００である。デバイスの電気的な性質をより良好に示すことを可能にするために、導電接点の機械的な表現が図４では省略される。
図４に示す図において、コンデンサＣ１ ４１０、Ｃ２ ４２０、およびＣＮ４３０は、図２に示されるような電荷分配構造物の導電コンポーネント間におけるキャパシタンスを表す。同様に、図４に示すコンデンサＣＳ１ ４１５、ＣＳ２ ４２５、およびＣＳＮ４３５は、図２に示されるような２ＤＥＧ １５５と電荷分配構造物のコンポーネントとの間におけるキャパシタンスを表す。図４に示すコンデンサＣＳ０ ４０５は、図２に示されるようなゲート接点１３０と２ＤＥＧ １５５との間におけるキャパシタンスの一部を表す。
ＨＥＭＴの動作は、複数の位置における複数の物理過程により発生する電荷間における相互作用をともなう。本開示は、本発明の理解に本質的な電荷のみについて対処し、電荷分配構造物の導電コンポーネント間のキャパシタンスにおける電流の導通に関係する電荷に重点を置く。すべての知られた電荷は、不必要に複雑とならないように、図に明示的に示されない。デバイスの全体内に、デバイスを電気的に中性にするために、正電荷と負電荷との同等さが存在することが理解される。言い換えると、負電荷は、デバイス内のどこかの正電荷により補償されなければならない。
図４は、分極電荷、自由可動電荷、および表面電荷の例を示す。分極電荷４４０および４５５は、第２の活性層１１５内における動かない電荷の例である。第２の活性層１１５と第１の活性層１２０との間の境界付近における正の分極電荷４４０は、第２の活性層１１５の上面の下方における負の分極電荷４５５により補償される。分極電荷の起源は、本開示において後で説明される。電子は負電荷を運ぶので、第１の活性層１２０内における２ＤＥＧ １５５は、負である自由可動電荷の一例である。電子である他の可動負電荷４５０も、第２の活性層１１５の表面から除去されて、２ＤＥＧ １５５の負電荷を補償する（図４において明示的に示されない）正の表面電荷を形成する。
図４は、ドレイン電流Ｉｎ３０４の結果である電子の流れ４４５を示す。スイッチ３０８が導通しているとき、２ＤＥＧ １５５を含む電子がソース端子３１８とドレイン端子３０６との間を動く。回路における電流が慣例として正電荷の流れであると規定されるのに対して、電子は負電荷をもつので、電子流４４５は外部ドレイン電流３０４とは逆方向である。従って、電流の場合、一方向における正電荷の動きは、逆方向における負電荷の動きと等価である。
ＨＦＥＴの挙動は、電界と電荷との間における相互作用から理解され得る。電気的に中性なデバイスは、正味の電荷をもたない。言い換えると、電気的に中性なデバイスにおける各正電荷は、正電荷と負電荷との和がゼロであるように、対応する負電荷をもつ。デバイスは電気的に中性であり得るが、正電荷と負電荷とはデバイス内で一様に分布していないものであり得る。電気的な中性は、電界の欠如を意味しない。電荷の分布と、結果として得られる電界とは、デバイスの絶縁破壊の性能に影響を与えるので重要である。
電気的に中性のＨＦＥＴでは、異なる材料における原子間の間隔の間における不整合により生じる機械力は、基材からデバイスの表面まで広がる圧電電界とも呼ばれる電界を生成する。内部圧電電界は、イオン化したドナー原子および分極電荷（双極子へと再構成された拘束電荷）に作用して、第１の活性層１２０と第２の活性層１１５との間の接合部における第２の活性層１１５内に正電荷４４０を形成する。正電荷４４０からの電界は、チャネル内において電子の負電荷を接合部に引きつける。言い換えると、正電荷４４０は、ドレイン電流ＩＤ３０４のために必要な二次元電子気体１５５からの負電荷により局所的に補償される。
正電荷４４０（負の分極電荷４５５と合わせて、全体としてゼロの電荷をもつ）が分極電荷に起因する限りにおいて、チャネル内における自由電子は、分極電荷によりグローバルに補償されない。ＨＦＥＴスイッチ３０８内の層は、一般的に非ドープであるか、または（意図せず）わずかにドープされるのみであるので、チャネル内における電子は、何らかの他の手法で補償されなければならない。補償電荷は、ＨＦＥＴスイッチ３０８の表面上に位置することが見出された。図４に示されるように、負電荷４５０は、ＨＦＥＴスイッチ３０８の表面と周辺環境との間で伝達されて、ＨＦＥＴスイッチ３０８の表面に補償正電荷（明示的に示されない）を残し得る。この補償電荷がなければ、デバイスのチャネルは導通しない。
動的な条件下において、ＨＦＥＴスイッチ３０８がオン状態からオフ状態に変化するとき、二次元電子気体内における電子は、ソース・ドレイン間のチャネルを去る。さらに、チャネル内における電荷は、動的な条件下ではドレイン・ソース間に一様に分布していないものであり得る。ＨＦＥＴスイッチ３０８の表面における正の補償電荷が固定されたまま留まる一方で、チャネル内における負電荷が減る場合、電界勾配（距離に対して電界の大きさが変化する）は、デバイスを損傷するほど十分大きなものとなり得る。電荷分配構造物の１つの目的は、電界がソース・ドレイン間において半導体材料内で多かれ少なかれ一様に広げられるように、デバイスの表面における電荷移動を円滑化して、チャネル内において変化する電荷を補償することである。
図５Ａは、動的な動作のために変更された図３Ａに示す例示的な回路を示す概略図５００である。図５Ａに示す例において、ＨＦＥＴ３０８のゲート端子３１４とソース端子３１８との間に、可変電圧源５０５が結合される。可変電圧源５０５は、負の値－ＶＯＦＦ５３０から比較的小さな正の値５２５の間で電圧ＶＧＳ５１０を変化させる。図５Ａに示す例において、電圧ＶＧＳ５１０がゼロ以上の値５２５にあるとき、ＨＦＥＴ３０８はオン状態にあり、電圧ＶＧＳ５１０が閾値より負の負の値－ＶＯＦＦ５３０にあるとき、ＨＦＥＴ３０８がオフ状態にある。再度、この説明される極性は、ノーマリーオン（デプレッション型）である一つの例示的なＨＦＥＴに対応する。ノーマリーオフＨＦＥＴ（エンハンスメント型）の場合、電圧ＶＧＳ５１０が正の閾値以下であるとき、デバイスはオフ状態にあり、電圧ＶＧＳ５１０が正の閾値より大きいとき、オン状態にある。図５Ａに示す例において、ＨＦＥＴ３０８は、時点ｔｏ５３５においてオン状態からオフ状態にスイッチングする。
図５Ｂは、ｔ０ ５３５近傍の時間に対する、図５Ａに示す例示的な回路における例示的なＨＦＥＴスイッチ３０８のドレイン電流ＩＤ５１５および電圧ＶＤＳ５２０を示すグラフ５５０である。図５Ｂにおいて、電流および電圧が同じ縦軸５５５上にプロットされる。グラフ５５０は、オン状態とオフ状態との間における遷移が、初期時点ｔ１ ５７５から最終時点ｔＦ５８０の間の有限の期間にわたって発生することを示す。
遷移中、ドレイン電流５７０が、時点ｔ１ ５７５前の値Ｉ１ ５６０から時点ｔＦ５８０後の実質的にゼロまで変化する。さらに遷移中、ドレイン端子３０６とソース端子３１８との間における電圧５６５が、時点ｔ１ ５７５前のＶ１ ５８５値から、時点ｔＦ５８０後のはるかに大きな値ＶＢ５９０まで変化する。
実際の回路は、図５Ａに示す例示的な回路において考慮されないインダクタンスを含むことが理解される。インダクタンスの典型的な値が考慮されない場合、時点ｔ１ ５７５から時点ｔＦ５８０の間における値１１ ５６０から実質的にゼロまでのドレイン電流の遷移は、ドレイン端子３０６とソース端子３１８との間における電圧を、電圧源３１２の値ＶＢより実質的に高い値まで上げる。従って、電力スイッチの絶縁破壊電圧は、典型的には回路内における最高電源電圧よりはるかに大きくなければならない。
図６は、図５Ａに示す例示的な回路の動的な条件下での、図４と同じ断面を示す図６００であり、全体として図５Ｂのグラフに示される条件の場合における電荷の分布および電流を示す。図４に示されるように、デバイスの電気的な性質をより良好に示すことを可能にするために、導電接点の機械的な表現は省略されている。
図６は、時点ｔ１ ５７５から時点ｔＦ５８０の間における図５Ｂに示されるようなオン状態からオフ状態への遷移中の、例示的な容量結合された電荷分配構造物の動作を示す。図６に示されるように、ドレイン端子３０６とソース端子３１８との間における電圧ＶＤＳ５２０が値ＶＢに向かって上昇するので、電子の流れ６６０およびドレイン電流ＩＤ５１５はゼロに向かって減少する。
電子は、電子の流れ６６０がゼロに向かって減少するにつれて、チャネルの二次元電子気体を去り、チャネル内における電荷をより弱い負にする。その結果、チャネルの電子気体を補償する正の表面電荷は、減らされる必要がある。表面における正電荷の減少は、表面における負電荷６５０の増加により達成される。従って、周辺環境からの電子が蓄積されて第２の活性層１１５の正の表面電荷を減らすので、コンデンサＣＳ０ ４０５、ＣＳ１ ４１５、ＣＳ２ ４２５、およびＣＳＮ４３５が、それぞれ、電流ＩＱ０ ６１０、ＩＱ１ ６２０、ＩＱ２ ６３０、およびＩＱＮ６４０を導通させる。電荷の減少は、放電と呼ばれることもある。電荷の回復は、再充電と呼ばれることもある。電力スイッチがオン状態からオフ状態への遷移をもたらすときに、第２の活性層１１５の表面における電荷の動的な分布は、ドレイン端子３０６とソース端子３１８との間における材料内において電界を多かれ少なかれ一様に広げる。従って、電荷分配構造物は、デバイスのスイッチング遷移中、ＨＦＥＴデバイスにおける表面放電および表面再充電をもたらすように構成される。
同様に、ＨＦＥＴスイッチがオフ状態からオン状態への遷移をもたらすとき、電子の流れ６６０が増えるにつれて、電子がチャネルの二次元電子気体に入る。その結果、チャネルの電子気体の増加を補償するために、正の表面電荷が増える必要がある。従って、コンデンサＣＳ０ ４０５、ＣＳ１ ４１５、ＣＳ２ ４２５、およびＣＳＮ４３５は、ＨＦＥＴの表面から周辺環境に電子を移送する電流を導通させ、第２の活性層１１５の表面における正電荷を増やす。
前述のように、多くの場合、オフ状態とオン状態との間における遷移をできる限り速くすることが望ましい。この遷移の速度は、デバイスのスイッチング速度と呼ばれる。仮に、信号がそのスイッチング速度より速い速度でＨＦＥＴを駆動するならば、デバイスは、回復不能なデバイスの劣化をもたらし得る早すぎる絶縁破壊を経験し得ることとなる。デバイスのスイッチング速度を特定する際の重要な因子は、その表面放電および再充電時間であり、電荷分配構造物のために使用される特定の構成に部分的に依存する。従って、電荷分配構造物は、全体的に、設計目標のスイッチング速度より速い速度で表面放電および再充電をもたらすように設計されなければならない。
図７Ａは、本発明の教示に従った容量結合された電荷分配構造物を含む例示的なＨＦＥＴの様々な部分および特徴の相対位置を示す斜視図７００である。図７Ｂは、図７Ａに示されるデバイスの異なる斜視図７５０である。図７Ａおよび図７Ｂに示される例示的な半導体デバイスは、図１において説明されるものと同じ種類のデバイスである。
図７Ａおよび図７Ｂは、本発明の教示に従ったＨＦＥＴの製造中に堆積された金属から、電荷分配構造物のコンポーネントがどのように組み立てられ得るかを示す。例示的なデバイスのいくつかの層の一部が図７Ａおよび図７Ｂにおいて取り除かれて、下にある特徴をより詳細に見せる。通常はすべての層がデバイス全体をカバーし、デバイスの各側における同じ垂直面で終端する。
図１の断面図と同じように、図７Ａの斜視図の観測者に最も近い面は、第１の活性層７２８、第２の活性層７２６、および誘電体層７２４を示す。図７Ａは、第２の活性層７２６の上方に堆積された導電ソース接点７１２および導電ドレイン接点７２２をさらに示す。
ゲート誘電体７２４は、ソース接点７１２とドレイン接点７２２との間において、第２の活性層７２６の上方に堆積される。導電ゲート接点７１４は、ゲート誘電体層７２４の上方に堆積される。図７Ａおよび図７Ｂは、２つのパッシベーション層７０８および７１０として、図１に示されるパッシベーション層１０５を示し、パッシベーションが製造工程の２ステップにおいて堆積されることを示す。
図１の断面には現れないが図７Ａおよび図７Ｂにおいて明確に示される特徴は、例示的な電荷分配構造物が２つの異なる層上に製造されることである。電荷分配構造物の水平コンポーネントは、適切な厚さの導電材料により製造され、上部からの従来の二次元の図ではストライプとして現れる。一例において、ストライプの厚さは、ストライプの幅と概ね同じ寸法であり得る。本明細書において説明される例は、水平コンポーネントをストライプとして表すが、より一般的には、水平コンポーネントは、多種多様な異なる断面形状をもつ長尺部材であり得る。
図７Ａは、３つの導電性電荷分配構造物のコンポーネントのうち、１つの層を形成する上部ストライプ７０２、７０４、および７０６と、別の層を形成する底部ストライプ７１６、７１８、および７２０とを示す。例えば、導電コンポーネントＥ１は、導電材料の２つのストライプ７０２および７１６により構築される。同様に、導電コンポーネントＥ２は、導電材料の２つのストライプ７０４および７１８により構築され、導電コンポーネントＥ３は、導電材料の２つのストライプ７０６および７２０により構築される。示されるように、電荷分配構造物の１つのコンポーネントの上部ストライプが、隣接した導電コンポーネントの底部ストライプに少なくとも部分的に重なることにより、それが互いに容量結合される。例えば、コンポーネントＥ２の上部ストライプ７０４がコンポーネントＥ１の底部ストライプ７１６に重なり、コンポーネントＥ３の上部ストライプ７０６がコンポーネントＥ２の底部ストライプ７１８に重なる。加えて、導電コンポーネントＥ１の上部ストライプ７０２がゲート７１４に重なる。
各導電コンポーネントの上部導電ストライプと底部導電ストライプとは、絶縁パッシベーション層により、それらの長さの大部分に沿って離間され、絶縁パッシベーション層内を介して通るそれらのそれぞれの長さの比較的小さなセクションのみに沿って互いに連結され得る。
図７Ｂは、各ストライプの一端部においてパッシベーション層７１０内における縦ビアを通してそれぞれの導電堆積体７５６、７５４、および７５２により連結された、底部ストライプ７１６に連結された上部ストライプ７０２と、底部ストライプ７１８に連結された上部ストライプ７０４と、底部ストライプ７２０に連結された上部ストライプ７０６とを示す。
電荷分配構造物のコンポーネントの上部ストライプと底部ストライプとは、ストライプの端部間における任意の場所で連結され得ることが理解される。それらは、いずれか半導体デバイスの活性領域内または半導体デバイスの活性領域の外部において連結され得る。
ストライプの寸法とそれらの間の距離は、電荷分配構造物のコンポーネント間における所望のキャパシタンスを達成するために、誘電体材料の電気的な性質とともに選択され得る。例えば、ゲート接点７１４とドレイン接点７２２との間隔は、用途に対して適切とみなされる電界の大きさにより設定され、ＧａＮデバイスの場合、典型的には１マイクロメートル当たり５０から１００ボルトの間である。デバイスの製造のために選択されたリソグラフィ技術が、ストライプの最小幅を決定する。最小幅と所望の電界とを知ることは、設計者がストライプ数とそれらの間隔とを計算することを可能にする。ストライプの最大数は、ストライプ間における所望の大きさの電界を達成するために必要な、最小幅とストライプ間の距離とにより決定され得る。デバイスがオフであるときに、各ストライプの下方にある２ＤＥＧが空乏化されるという仮定を使用して、設計者は、各ストライプに関係する電荷量を計算し得る。各底部ストライプとその下のチャネルとの間におけるキャパシタンスは、電圧および電荷から計算され得る。チャネルに関係する電荷が、電荷分配構造物のコンポーネント間で移送され得ることを保証するために、上部ストライプと隣接した底部ストライプとの間におけるキャパシタンスは、底部ストライプとチャネルとの間におけるキャパシタンスより十分に大きくなければならない。
上述のように、一実施形態において、電荷分配構造物は、全体的に、それが、設計目標のスイッチング速度より速い速度での表面放電と再充電とを行うように設計されなければならない。満足のいく結果を達成するために必要な放電および再充電の量は、用途に依存し得る。しかし、概して、再充電工程中に提供される電荷の量は、チャネル内に存在する空間電荷と同等でなければならない。特定の一実施形態において、放電の量は、電荷分配構造物のストライプの下方に蓄積する最大表面電荷の少なくとも約９０％であり得る。同様に、再充電の量は、電荷分配構造物のストライプの下方に蓄積する最大表面電荷の少なくとも約９０％であり得る。スイッチングサイクルの終了時にデバイスがスイッチングサイクルの開始時におけるデバイスの状態に戻されるように、再充電の量は、スイッチングサイクル中における放電の量に実質的に等しいと想定される。もちろん、電荷分配構造物のストライプの直下にない位置では、放電および再充電の量は、より少なくなる。ストライプ間において空乏化された表面電荷を補償するために、いくつかの実施形態において、再充電は、ストライプの下方に蓄積する最大電荷の１００％より大きなものであり得る。このように、電荷は、ストライプ間におけるそれらの表面部分に分散され得る。
図８は、本発明の教示に従った電荷分配構造物を含む図７Ａおよび図７Ｂに示される例示的な半導体デバイスを構築するための、例示的な一工程における動作の見本的な流れを全体的に示す例示的なフロー図である。ブロック８０５における開始後、高電子移動度トランジスタ（ＨＥＭＴ）のための構造物は、ブロック８１０において、当技術分野において知られているように、活性領域と、ドレインとソースとのためのオーミック接点とを含むように形成される。次に、ステップ８１５において、活性領域の上方にゲート誘電体層が形成される。
ブロック８１５においてゲート誘電体層が形成された後、ブロック８２０において、ゲートのための金属化体と、電荷分配構造物の底部ストライプのための金属化体とが、ゲート誘電体層の上方に形成される。次に、ブロック８２５において、第１のパッシベーション層が、ゲートのための金属と、底部ストライプのための金属と、ドレインおよびソースのための接点との上方に形成される。
次に、ブロック８３０において、ビアが、第１のパッシベーション層を通って形成され、上部ストライプに底部ストライプを連結して電荷分配構造物のコンポーネントを形成することが望ましい。次に、ブロック８３５において、金属が、第１のパッシベーション構造物の表面上に、第１のパッシベーション層内のビアを通して堆積され、電荷分配構造物の底部ストライプに連結された電荷分配構造物の上部ストライプを形成する。工程は、ブロック８４０における第２のパッシベーション層の形成で終わる。
図９Ａは、本発明の教示に従った容量結合された電荷分配構造物を含む別の例示的なＨＦＥＴの様々な部分および特徴の相対位置を示す斜視図９００である。図９Ｂは、図９Ａに示されるデバイスの異なる斜視図９５０である。図９Ａおよび図９Ｂに示される例示的な半導体デバイスは、任意選択的なゲート誘電体層を可能にするパッシベーションの追加的な層を含むのに対して、図７Ａおよび図７Ｂに示される構造物においてゲート誘電体層７２４は必須である。ゲート誘電体層９２４を含まない例において、ゲート接点９１４は、第２の活性層９２６に対してショットキー接点を形成し、パッシベーション層９３０は、第２の活性層９２６から、電荷分配構造物のコンポーネントＥ１ ９１６、Ｅ２ ９１８、およびＥ３ ９２０を絶縁する。
図９Ａおよび図９Ｂは、本発明の教示に従って、ＨＦＥＴの製造中に堆積された金属から電荷分配構造物のコンポーネントがどのように組み立てられ得るかを示す。図７Ａおよび図７Ｂと同様に、下にある特徴をより詳細に見せるために、例示的なデバイスのいくつかの層の一部が、図９Ａおよび図９Ｂにおいて取り除かれている。
図７Ａおよび図７Ｂに示す図と同様に、図９Ａの斜視図において観測者に最も近い面は、第１の活性層９２８、第２の活性層９２６、および任意選択的な誘電体層９２４を示す。図９Ａは、第２の活性層９２６の上方に堆積された導電ソース接点９１２と導電ドレイン接点９２２とをさらに示す。
任意選択的なゲート誘電体９２４は、ソース接点９１２とドレイン接点９２２との間において、第２の活性層９２６の上方に堆積される。導電ゲート接点９１４がゲート誘電体層９２４の上方に堆積された後、ゲート接点９１４とソース接点９１２とドレイン接点９２２との上方に第１のパッシベーション層９３０が堆積される。ゲート誘電体９２４を使用しない例では、ゲート接点９１４が、第２の活性層９２６上に直接堆積されて、ショットキー接点を形成する。
第１のパッシベーション層９３０は、容量結合された電荷分配構造物の底部ストライプ９１６、９１８、および９２０の３つの側部を囲み、底部ストライプを互いに分離し、底部ストライプの下方にある、および、底部ストライプに隣接したデバイスの他の部分から分離する。図９Ａおよび図９Ｂは、第２のパッシベーション層９１０と第３のパッシベーション層９０８とをさらに示す。
図７Ａおよび図７Ｂと同様に、図９Ａの代替的な構築物は、電荷分配構造物の３つのコンポーネントを形成する上部ストライプ９０２、９０４、および９０６とともに底部ストライプ９１６、９１８、および９２０を示す。図９Ｂは、各ストライプの一端部においてパッシベーション層９１０内における縦ビアを通してそれぞれの導電堆積体９５６、９５４、および９５２により連結された、底部ストライプ９１６に連結された上部ストライプ９０２、底部ストライプ９１８に連結された上部ストライプ９０４、および底部ビーム９２０に連結された上部ストライプ９０６を示す。
図１０は、本発明の教示に従った電荷分配構造物を含む、図９Ａおよび図９Ｂに示される例示的な半導体デバイスを構築するための、例示的な一工程における動作の見本的な流れを全体的に示す例示的なフロー図である。ブロック１００５における開始後、ブロック１０１０において、当技術分野において知られているように、活性領域とドレインおよびソースのためのオーミック接点とを含むように、高電子移動度トランジスタ（ＨＥＭＴ）のための構造物が形成される。次に、ブロック１０１５において、活性領域の上方に、任意選択的なゲート誘電体層が形成され得る。任意選択的なゲート誘電体層を使用しない例では、ブロック１０１５はスキップされる。
ブロック１０１５における動作の完了後、次に、任意選択的なゲート誘電体層を使用する例では、ブロック１０２０において、ゲートのための金属化体が形成される。次に、ブロック１０２５において、第１のパッシベーション層が、ゲートのための金属と、ドレインおよびソースのための接点との上方に形成される。第１のパッシベーション層の形成は、電荷分配構造物の底部ストライプのためのチャネルとも呼ばれ得る占有領域を形成するための、パッシベーション材料の除去を含み得る。次に、ブロック１０３０において、電荷分配構造物の底部ストライプのために金属が堆積された後、ブロック１０３５において、第２のパッシベーション層が堆積される。
次に、ブロック１０４０において、ビアが、第２のパッシベーション層を通って形成され、上部ストライプに底部ストライプを連結して、電荷分配構造物のコンポーネントを形成することが望ましい。次に、ブロック１０５５において、第２のパッシベーション層の表面上に、および、第２のパッシベーション層内のビアを通して金属が堆積されて、電荷分配構造物の底部ストライプに連結された電荷分配構造の上部ストライプを形成する。ブロック１０５０において、第３のパッシベーション層の形成により、本工程が終わる。
開示される明細書により教示されるＨＥＭＴの試作品が製造されたことが留意されなければならない。絶縁破壊電圧（１７マイクロメートルのドリフト領域の場合、７５０Ｖを上回る）が実験的に測定され、結果は満足のいくものであった。結果は、さらに、ＨＥＭＴのＲＤＳＯＮがスイッチング中に適切に制御されることを示した。
本発明の教示はここまでにおいてＨＦＥＴの文脈で説明されるが、これらの教示は、他の半導体デバイスでも同様に使用され得る。例えば、本発明の電荷分配構造物は、ＨＦＥＴにおいて見られるようなチャネル層の上方ではなくチャネル層の下方にドナー層が形成されることを除いてＨＦＥＴと同様な、反転されたＨＦＥＴとともに使用され得る。
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更が適用され得る。後述の請求項で使用される用語は、本発明を明細書と請求項とに開示される特定の実施形態に限定するように解釈されてはならない。むしろ、範囲は、後述の請求項により完全に定義されなければならない。
［付記項１］
基材と、
前記基材の上方に位置する第１の活性層と、
前記第１の活性層と第２の活性層との間に横方向導電チャネルが生じるように、前記第１の活性層上に位置する前記第２の活性層と、
前記第２の活性層の上方に位置する、ソース接点とゲート接点とドレイン接点と、
前記ゲート接点と前記ドレイン接点との間において前記第２の活性層の上方に位置する導電性電荷分配構造物と、
を備え、
前記導電性電荷分配構造物が、前記ゲート接点に容量的にのみ結合され、
前記導電性電荷分配構造物が、複数の電荷分配構造物コンポーネントを含み、
前記電荷分配構造物コンポーネントのうちの第１の電荷分配構造物コンポーネントが、前記ゲート接点に容量的にのみ結合され、
前記電荷分配構造物コンポーネントのうちの第２の電荷分配構造物コンポーネントが、前記第１の電荷分配構造物コンポーネントに容量的にのみ結合され、
前記電荷分配構造物コンポーネントの各々が、第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
前記横方向導電チャネルの長さが、２５マイクロメートル未満である、
半導体デバイス。
［付記項２］
前記電荷分配構造物が、第１の距離ぶん前記ゲート接点から横方向に離間しており、
前記電荷分配構造物が、前記第１の距離より大きな第２の距離ぶん前記ドレイン接点から離間している、
付記項１に記載の半導体デバイス。
［付記項３］
前記第２の活性層と前記電荷分配構造物との間に位置する誘電体層をさらに備える、
付記項１に記載の半導体デバイス。
［付記項４］
前記誘電体層が、前記第２の活性層と前記ゲート接点との間にさらに位置する、
付記項３に記載の半導体デバイス。
［付記項５］
前記第１の活性層が、ＩＩＩ族窒化物半導体材料を含む、
付記項１に記載の半導体デバイス。
［付記項６］
前記第１の活性層が、ＧａＮを含む、
付記項５に記載の半導体デバイス。
［付記項７］
前記第２の活性層が、ＩＩＩ族窒化物半導体材料を含む、
付記項１に記載の半導体デバイス。
［付記項８］
前記第２の活性層が、Ａｌ Ｘ Ｇａ １－Ｘ Ｎを含み、０＜Ｘ＜１である、
付記項７に記載の半導体デバイス。
［付記項９］
前記第２の活性層が、ＡｌＧａＮ、ＡｌＩｎＮ、およびＡｌＩｎＧａＮからなる群から選択された、
付記項７に記載の半導体デバイス。
［付記項１０］
電界効果トランジスタ（ＦＥＴ）であって、
基材上に位置する複数の半導体層と、
前記半導体層に電気的に結合されたソースとドレインとゲートと、
前記半導体層の上方に位置して、ゲートに容量的にのみ結合された、容量結合された電荷分配構造物と、
を備え、
前記電荷分配構造物が、オン状態からオフ状態への過渡状態中の、前記ゲートと前記ドレインとの間に位置する前記トランジスタの表面部分における表面放電と、前記オフ状態から前記オン状態への過渡状態中の、前記表面部分における表面再充電とをもたらすように構成され、
容量結合された前記電荷分配構造物が、前記表面部分の上方に位置する複数の導電性長尺部材を含む金属グリッドを含み、
前記導電性長尺部材が、互いに容量結合され、
前記導電性長尺部材の各々が、第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
前記導電性長尺部材のうちの１つの前記導電性長尺部材の前記第１の長尺部材が、前記導電性長尺部材のうちの別の前記導電性長尺部材の前記第２の長尺部材のうちの１つと少なくとも部分的に重なり、
前記横方向導電チャネルの長さが、２５マイクロメートル未満である、
電界効果トランジスタ（ＦＥＴ）。
［付記項１１］
前記ＦＥＴが、設計目標のスイッチング速度をもち、
前記電荷分配構造物が、前記設計目標のスイッチング速度より大きな速度で前記表面放電と再充電とをもたらすようにさらに構成された、
付記項１０に記載の電界効果トランジスタ。
［付記項１２］
複数の前記導電性長尺部材が、周期的に反復する構造物を規定する、
付記項１０に記載の電界効果トランジスタ。
［付記項１３］
第１のセットの前記長尺部材に含まれる前記長尺部材が、互いに平行であり、
第２のセットの前記長尺部材に含まれる前記長尺部材が、互いに平行である、
付記項１０に記載の電界効果トランジスタ。
［付記項１４］
前記表面放電が、前記表面部分から、前記表面部分において達成される最大電荷の少なくとも約９０％を除去する、
付記項１０に記載の電界効果トランジスタ。
［付記項１５］
前記表面再充電が、前記表面部分における電荷を少なくとも前記最大電荷の９０％に増やす、
付記項１４に記載の電界効果トランジスタ。
［付記項１６］
半導体デバイスを形成する方法であって、
基材上に第１の活性層を形成することと、
前記第１の活性層と第２の活性層とが前記第１の活性層と前記第２の活性層との間において二次元電子気体層を発生させるように、前記第１の活性層の上方に前記第２の活性層を形成することと、
前記第２の活性層の上方にソース接点とゲート接点とドレイン接点とを形成することと、
前記ゲート接点に容量的にのみ結合されるように電荷分配構造物が結合されるように、前記ゲート接点と前記ドレイン接点との間において前記第２の活性層の上方に前記電荷分配構造物を形成することと、
を含み、
前記電荷分配構造物が、前記半導体デバイスの表面部分の上方に位置する複数の導電性長尺部材を含む金属グリッドを含み、
前記導電性長尺部材が、互いに容量結合され、
第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、前記導電性長尺部材の各々が、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
前記第１の層内における前記第１の長尺部材が、前記導電性長尺部材のうちの別の前記導電性長尺部材の前記第２の長尺部材のうちの１つと少なくとも部分的に重なる、
半導体デバイスを形成する方法。
［付記項１７］
前記第１の層内における前記導電性長尺部材のうちの少なくとも１つが、前記第２の層内における前記長尺部材のうちの１つと少なくとも部分的に重なる、
付記項１に記載の半導体デバイス。
［付記項１８］
前記導電性長尺部材が、互いに容量的にのみ結合された、
付記項１０に記載の電界効果トランジスタ。
［付記項１９］
前記導電性長尺部材が、互いに容量的にのみ結合された、
付記項１６に記載の方法。

Claims (15)

  1. 基材と、
    前記基材の上方に位置する第１の活性層と、
    前記第１の活性層と第２の活性層との間に横方向導電チャネルが生じるように、前記第１の活性層上に位置する前記第２の活性層と、
    前記第２の活性層の上方に位置する、ソース接点とゲート接点とドレイン接点と、
    前記ゲート接点と前記ドレイン接点との間において前記第２の活性層の上方に位置する導電性電荷分配構造物と、
    を備え、
    前記導電性電荷分配構造物が、前記ゲート接点に容量的にのみ結合され、
    前記導電性電荷分配構造物が、複数の電荷分配構造物コンポーネントを含み、
    前記電荷分配構造物コンポーネントのうちの第１の電荷分配構造物コンポーネントが、前記ゲート接点に容量的にのみ結合され、
    前記電荷分配構造物コンポーネントのうちの第２の電荷分配構造物コンポーネントが、前記第１の電荷分配構造物コンポーネントに容量的にのみ結合され、
    前記電荷分配構造物コンポーネントの各々が、第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
    前記横方向導電チャネルの長さが、２５マイクロメートル未満であり、
    静電容量の比であって、
    金属グリッドの前記第１の電荷分配構造物コンポーネントと前記第２の電荷分配構造物コンポーネントとの間の静電容量と、
    前記第２の電荷分配構造物コンポーネントと前記横方向導電チャネルとの間の静電容量と、
    の前記比が、４：１５であり、
    前記第２の電荷分配構造物コンポーネントが、前記第１の電荷分配構造物コンポーネントより前記ドレイン接点に近い、
    半導体デバイス。
  2. 前記導電性電荷分配構造物が、第１の距離ぶん前記ゲート接点から横方向に離間しており、
    前記導電性電荷分配構造物が、前記第１の距離より大きな第２の距離ぶん前記ドレイン接点から離間している、
    請求項１に記載の半導体デバイス。
  3. 前記第２の活性層と前記導電性電荷分配構造物との間に位置する誘電体層をさらに備える、
    請求項１に記載の半導体デバイス。
  4. 前記誘電体層が、前記第２の活性層と前記ゲート接点との間にさらに位置する、
    請求項３に記載の半導体デバイス。
  5. 前記第１の活性層が、ＩＩＩ族窒化物半導体材料を含む、
    請求項１に記載の半導体デバイス。
  6. 前記第１の活性層が、ＧａＮを含む、
    請求項５に記載の半導体デバイス。
  7. 前記第２の活性層が、ＩＩＩ族窒化物半導体材料を含む、
    請求項１に記載の半導体デバイス。
  8. 前記第２の活性層が、ＡｌＸＧａ１－ＸＮを含み、０＜Ｘ＜１である、
    請求項７に記載の半導体デバイス。
  9. 前記第２の活性層が、ＡｌＧａＮ、ＡｌＩｎＮ、およびＡｌＩｎＧａＮからなる群から選択された、
    請求項７に記載の半導体デバイス。
  10. 電界効果トランジスタ（ＦＥＴ）であって、
    基材上に位置する複数の半導体層であって、前記複数の半導体層が、前記基材の上方に位置する第１の活性層と、前記第１の活性層上に位置する第２の活性層とを含み、横方向導電チャネルが、前記第１の活性層と前記第２の活性層との間に生じる、前記複数の半導体層と、
    前記半導体層に電気的に結合されたソースとドレインとゲートと、
    前記半導体層の上方に位置して、前記ゲートに容量的にのみ結合された、容量結合された電荷分配構造物と、
    を備え、
    前記電荷分配構造物が、オン状態からオフ状態への過渡状態中の、前記ゲートと前記ドレインとの間に位置する前記電界効果トランジスタの表面部分における表面放電と、前記オフ状態から前記オン状態への過渡状態中の、前記表面部分における表面再充電とをもたらすように構成され、
    容量結合された前記電荷分配構造物が、前記表面部分の上方に位置する複数の導電性長尺部材を含む金属グリッドを含み、
    前記導電性長尺部材が、互いに容量結合され、
    前記導電性長尺部材の各々が、第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
    前記導電性長尺部材のうちの１つの前記導電性長尺部材の前記第１の長尺部材が、前記導電性長尺部材のうちの別の前記導電性長尺部材の前記第２の長尺部材のうちの１つと少なくとも部分的に重なり、
    前記横方向導電チャネルの長さが、２５マイクロメートル未満であり、
    前記導電性長尺部材が、第１の導電性長尺部材と第２の導電性長尺部材とを含み、
    静電容量の比であって、
    前記金属グリッドの前記第１の導電性長尺部材と前記第２の導電性長尺部材との間の静電容量と、
    前記第２の導電性長尺部材と前記横方向導電チャネルとの間の静電容量と、
    の前記比が、４：１５であり、
    前記第２の導電性長尺部材が、前記第１の導電性長尺部材より前記ドレインに近い、
    電界効果トランジスタ（ＦＥＴ）。
  11. 前記ＦＥＴが、設計目標のスイッチング速度をもち、
    前記電荷分配構造物が、前記設計目標のスイッチング速度より大きな速度で前記表面放電と前記表面再充電とをもたらすようにさらに構成された、
    請求項１０に記載の電界効果トランジスタ。
  12. 複数の前記導電性長尺部材が、周期的に反復する構造物を規定する、
    請求項１０に記載の電界効果トランジスタ。
  13. 前記第１の長尺部材が、互いに平行であり、
    前記第２の長尺部材が、互いに平行である、
    請求項１０に記載の電界効果トランジスタ。
  14. 前記電荷分配構造物によりもたらされる前記表面放電が、前記ゲートと前記ドレインとの間に位置する前記電界効果トランジスタの前記表面部分から、前記表面部分において達成される最大電荷の少なくとも９０％を除去する、
    請求項１０に記載の電界効果トランジスタ。
  15. 前記表面再充電が、前記表面部分における電荷を少なくとも前記最大電荷の９０％に増やす、
    請求項１４に記載の電界効果トランジスタ。
JP2018031470A 2017-03-03 2018-02-26 電荷分配構造物を含むスイッチングデバイス Active JP7154015B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/448,724 2017-03-03
US15/448,724 US10192981B2 (en) 2012-06-29 2017-03-03 Switching device with charge distribution structure

Publications (3)

Publication Number Publication Date
JP2018152555A JP2018152555A (ja) 2018-09-27
JP2018152555A5 JP2018152555A5 (ja) 2021-01-07
JP7154015B2 true JP7154015B2 (ja) 2022-10-17

Family

ID=61563158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018031470A Active JP7154015B2 (ja) 2017-03-03 2018-02-26 電荷分配構造物を含むスイッチングデバイス

Country Status (4)

Country Link
EP (1) EP3370260A1 (ja)
JP (1) JP7154015B2 (ja)
CN (1) CN108538917A (ja)
TW (1) TWI756375B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7456703B2 (ja) * 2019-07-12 2024-03-27 パワー・インテグレーションズ・インコーポレーテッド 高電子移動度トランジスタの高電圧動作を改善するための静電容量ネットワークおよびその方法
US11774296B2 (en) * 2021-11-11 2023-10-03 Alpha And Omega Semiconductor International Lp Method and circuit for sensing MOSFET temperature for load switch application

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034522A (ja) 2006-07-27 2008-02-14 Oki Electric Ind Co Ltd 電界効果トランジスタ
US20140001479A1 (en) 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
JP2015179786A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5609083B2 (ja) * 2009-12-01 2014-10-22 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法および使用方法
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
US9245879B2 (en) * 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system
WO2016100805A1 (en) * 2014-12-19 2016-06-23 Sensor Electronic Technology, Inc. Semiconductor device with multiple space-charge control electrodes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034522A (ja) 2006-07-27 2008-02-14 Oki Electric Ind Co Ltd 電界効果トランジスタ
US20140001479A1 (en) 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
JP2015179786A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2018152555A (ja) 2018-09-27
CN108538917A (zh) 2018-09-14
TW201836149A (zh) 2018-10-01
EP3370260A1 (en) 2018-09-05
TWI756375B (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
US20170104077A1 (en) Switching device with charge distribution structure
US10170438B2 (en) Static discharge system
US9660038B2 (en) Lateral/vertical semiconductor device
CN106449727B (zh) 防雪崩的准垂直hemt
JP6442803B2 (ja) エンハンスメントモードｉｉｉ族窒化物デバイス
US9166048B2 (en) Lateral/vertical semiconductor device
US9064722B2 (en) Breakdown voltage multiplying integration scheme
US9391187B2 (en) Semiconductor heterojunction device
JP2014508413A (ja) 低伝導電界制御素子を有する半導体デバイス
CN106024878B (zh) 具有集成到栅极结构中的rc网络的高电子迁移率晶体管
KR102249390B1 (ko) 매칭 문턱전압을 갖는 집적회로 및 그 제조 방법
CN104813454A (zh) 具有防击穿层的半导体器件
CN110168936A (zh) 晶体管单元
JP7154015B2 (ja) 電荷分配構造物を含むスイッチングデバイス
JP7406774B2 (ja) 窒化物半導体トランジスタ装置
US9391189B2 (en) Lateral/vertical semiconductor device
US10192981B2 (en) Switching device with charge distribution structure
US9991372B2 (en) Device with channel having varying carrier concentration
Ma Tri-gate technologies for high-performance power GaN devices

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201118

RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20210409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211223

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220822

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220913

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221004

R150 Certificate of patent or registration of utility model

Ref document number: 7154015

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150