JP2014508413A - 低伝導電界制御素子を有する半導体デバイス - Google Patents
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Abstract
低伝導電界制御素子を含む半導体デバイスが提供される。このデバイスは、活性領域を含む半導体と、前記活性領域に対する一組のコンタクトを含むことができる。電界制御素子は、前記一組のコンタクトの内の一つ以上のコンタクトへ連結されることができる。電界制御素子は、単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導層から形成されることができる。直流電流及び／又は低周波数動作中に、電界制御素子は、金属電極と同様に動作することができる。しかしながら、高周波数動作中、電界制御素子は、絶縁体と同様に動作することができる。
Description
（関連出願の参照）
本願は、２０１１年２月２５日に提出された“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｗｉｔｈ ｌｏｗ−ｃｏｎｄｕｃｔｉｎｇ ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｉｎｇ ｅｌｅｍｅｎｔｓ（低伝導電界制御素子を有する半導体デバイス”と題する同時係属米国仮出願第６１／４４２，８２１号の利益を主張し、それは、参照によってここに組み込まれる。
本願は、２０１１年２月２５日に提出された“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｗｉｔｈ ｌｏｗ−ｃｏｎｄｕｃｔｉｎｇ ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｉｎｇ ｅｌｅｍｅｎｔｓ（低伝導電界制御素子を有する半導体デバイス”と題する同時係属米国仮出願第６１／４４２，８２１号の利益を主張し、それは、参照によってここに組み込まれる。
本開示は、概して半導体デバイスに関し、より具体的には、一つ以上の低伝導電界制御素子を含む半導体デバイスに関する。
典型的には、半導体デバイスは、直流（ＤＣ）でバイアスされる及び／又は、例えば、１０メガヘルツ（ＭＨｚ）未満の比較的低周波数で変調される。同時に、そのデバイスは、より高い周波数（例えば、１ギガヘルツ（ＧＨｚ）を超える）で信号を発生し、増幅し、及び／又は操作することができる。一方で、ＤＣバイアス且つ低周波数で、及び高い周波数でデバイス設計を最適化する要求は、相反するものであり、同時にそれらを満たすことは困難又は不可能である。例えば、図１は、スイッチとして動作され得る従来の技術に従う例示的なヘテロ構造電界効果トランジスタ（ＨＦＥＴ）２Ａを示している。電力コンバータのような回路で実施されると、ＨＦＥＴ２Ａのデバイスダイナミックオン抵抗が最小にされるべきである。その結果、ソース電極Ｓとドレイン電極Ｄとの間の全チャネル長を最小にすることが望ましい。しかしながら、ＨＦＥＴ２Ａが絶縁破壊を生じることなく高電圧レベルに耐えるために、ゲート電極Ｇとドレイン電極Ｄとの間の距離ＬＧＤは、十分に大きい必要がある。理由は、外部電圧降下の大部分は、これら二つの電極間で生じるからである。従って、大きな絶縁破壊電圧と低オン抵抗の必要性は、相反するものである。
図２は、従来の技術に従う、絶縁破壊の問題を処理する一つのアプローチを描く他のＨＦＥＴ２Ｂを示す。ＨＦＥＴ２Ｂは、ゲート・ソース間とゲート・ドレイン間に配置された誘電体３Ａ、３Ｂと電界変調プレート（ＦＰ）を含んでいる。ゲート電極Ｇへ接続された電界変調プレートＦＰが示されているが、他のアプローチでは、一つ又は幾つかの電界変調プレートＦＰをソース電極Ｓ、ドレイン電極Ｄ、及び／又はゲート電極Ｇへ接続する。いずれにしても、電界変調プレートＦＰは、ピーク電界を二つ又はそれより多くのピークへ分割することによって電極のエッジ近くでそのピーク電界を減少し、それによって、ＨＦＥＴ２Ｂの絶縁破壊電圧を増加する。しかしながら、電界変調プレートＦＰは、電極同志間の半導体キャパシタンスを増加し、従って、ＨＦＥＴ２Ｂに対する最大動作周波数を減少する。
図３Ａと３Ｂは、従来の技術に従って無線周波数（ＲＦ）スイッチとして動作される時オン状態とオフ状態の例示的なＨＦＥＴ２Ｃを示す。図３Ａに示されるオン状態において、伝導チャネル４は、ソース電極Ｓとドレイン電極Ｄとの間に存在する。ＨＦＥＴ２Ｃをオフにするために、対応するバイアスがゲート電極Ｇに印加され、ゲート電極Ｇの下のチャネルを消滅させ、それによって、ドレイン電極Ｄとソース電極Ｓの導通を解消する。しかしながら、この導通解消は、低周波数で当てはまるに過ぎない。図３Ｂに描かれた高周波数では、容量性カップリングがチャネルのソース側とドレイン側との間に存在し、それがＨＦＥＴ２Ｃに対する最大動作周波数を減少する。チャネル４が全ソース・ドレイン間で完全に空乏化されていると、デバイスキャパシタンスがより低くなり、最大動作周波数がより高くなる。
上記に鑑み、本発明者等は、例えば、解決策として、ゲート・ドレイン間の電界分布の制御（例えば、完全に）によって電界効果トランジスタの高電圧及びマイクロ波特性を十分に改善することができると認識している。本発明の態様は、低伝導電界制御素子を含む半導体デバイス（a semiconductor device including a low conducting field-controlling element）を提供する。このデバイスは、活性領域を含む半導体と、この活性領域への一組のコンタクトを含むことができる。電界制御素子は、その一組のコンタクトの一つ以上のコンタクトへ連結されることができる。電界制御素子は、単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導層から形成されることができる。直流電流及び／又は低周波数動作中に、電界制御素子は、金属電極と同様に動作することができる。しかしながら、高周波数動作中は、電界制御素子は、絶縁体と同様に動作することができる。
本発明の第１の態様は、活性領域を含む半導体、その活性領域に対する一組のコンタクト、及び前記一組のコンタクトの内の少なくとも一つのコンタクトへ連結される電界制御素子、を備えるデバイスであって、電界制御素子が、単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導層を備えるデバイスを提供する。
本発明の第２の態様は、ソースコンタクト、ドレインコンタクト、及び両者の間のデバイスチャネル、ゲート、及びソースコンタクト、ドレインコンタクト、又はゲートの内の少なくとも一つに連結され且つ単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導電界制御素子を備える電界効果トランジスタを提供する。
本発明の第３の態様は、ソースコンタクト、ドレインコンタクト、及び両者の間のデバイスチャネル、ゲート、及びソースコンタクト、ドレインコンタクト、又はゲートの内の少なくとも一つに連結され且つ単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導電界制御素子を含む少なくとも一つの電界効果トランジスタを備えるスイッチを提供する。
本発明の例示的な態様は、ここで記述された問題の一つ以上の問題及び／又は議論されない一つ以上の他の問題を解決するように設計される。
本開示のこれら及び他の特徴は、本発明の種々の態様を表現する添付の図面と共に本発明の種々の態様の以下の詳細な記述からより容易に理解される。
図面は、縮尺比でない場合もあることに留意すべきである。図面は、本発明の典型的な態様のみを表現することを意図しており、従って、本発明の範囲を制限するものと考えるべきではない。図面において、類似の番号は、図面同士間の類似の素子を表す。
上で指摘したように、本発明の態様は、低伝導電界制御素子を含む半導体デバイスを提供する。このデバイスは、活性領域を含む半導体、及びその活性領域に対する一組のコンタクトを含むことができる。電界制御素子は、前記一組のコンタクトの内の一つ以上のコンタクトへ連結されることができる。電界制御素子は、単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導層から形成されることができる。直流及び／又は低周波数動作中に、電界制御素子は、金属電極と同様に動作できる。しかしながら、高周波数動作中に、電界制御素子は、絶縁体と同様に動作できる。実施の形態において、電界制御素子は、対応する半導体デバイスを動作するために、周波数範囲、動作電圧、最大電力、及び／又は同様なものを増加するように構成される。ここで使用されるように、特に断りのない限り、用語“一組（ｓｅｔ）”は、一つ以上の（即ち、少なくとも一つ）を意味し、フレーズ“あらゆる解決策（ａｎｙ ｓｏｌｕｔｉｏｎ）”は、あらゆる今公知の又は今後開発される解決策を意味する。
図面を参照すると、図４は、第１の実施の形態に従う例示的な半導体デバイス１０を示す。基板１２、イニシエーション層１３、バッファ層１５、活性層１４、バリア層１６、ソースコンタクト１８Ａ、ドレインコンタクト１８Ｂ、及びゲート２０、を含むデバイス１０を示し、これらの各々が任意の解決策を使用して、製造及び制作されることができる。基板１２は、例えば、サファイア、ダイアモンド、ゲルマニウム（Ｇｅ）、窒化ガリウム（ＧａＮ）、シリコン、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、及び／同様なものを含む、種々のタイプの化合物半導体や誘電材料のいずれかから形成されることができる。更に、基板１２は、伝導及び／又は半伝導基板から構成されることができる。
示されているように、イニシエーション（initiation）層１３とバッファ層１５は、基板１２と活性層１４との間に配置されることができる。しかしながら、これは、種々の可能な構成の例示に過ぎず、これらの構成の各々は、イニシエーション層１３及び／又はバッファ層１５を含んでいてもよいし、含んでいなくてもよいことを理解すべきである。いずれにしても、デバイス１０のヘテロ構造は、複数の材料系の内の任意の材料から作られる種々の層を含むことができる。更に、ここで記述されるヘテロ構造における層の一つ以上の層は、ストレインを緩和する一つ以上の特性を含むことができる。例えば、層は、超格子構造から形成されることができる。
実施の形態において、基板１２は、ＳｉＣから形成され、活性層１４は、窒化ガリウム（ＧａＮ）から形成され、且つバリア層１６は、窒化ガリウムアルミニウム（ＡｌＧａＮ）から形成される。しかしながら、これは、種々の可能なＩＩＩ族窒化物系デバイスの例示に過ぎないことを理解すべきである。この点で、層１３、１４、１５、１６は、ＢＷＡｌＸＧａＹＩｎＺＮ、そこでは、０≦Ｗ，Ｘ，Ｙ，Ｚ≦１及びＷ+Ｘ+Ｙ+Ｚ＝１のような、一つ以上のＩＩＩ族元素（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ），及びインジウム（Ｉｎ））と窒素（Ｎ）よりなるＩＩＩ族窒化物材料の種々のタイプの任意の組み合わせから形成されることができる。例示的なＩＩＩ族窒化物材料は、ＩＩＩ族元素の任意のモル分率を有するＡｌＮ、ＧａＮ、ＩｎＮ、ＢＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＢＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ、ＡｌＧａＢＮ、ＡｌＩｎＢｎ、及びＡｌＧａＩｎＢＮを含む。更に、デバイス１０は、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓ、インジウムリン（ＩｎＰ）、及び／又は同様なもののような他のタイプのＩＩＩ−Ｖ族材料を含む他の半導体材料から形成されることを理解すべきである。
更に、デバイス１０は、デバイス１０のゲート２０とドレイン１８Ｂとの間の領域に配置される低伝導電界制御素子２２を含む。この電界制御素子２２は、低伝導材料の層から形成されることができる。この低伝導材料は、金属電極の表面抵抗よりもかなり高いが誘電材料の表面抵抗よりも非常に低い表面抵抗を有することができる。その結果、電界制御素子２２の、充填―再充填時間に関連する特性は、金属電極のそれよりもかなり高い。この点で、典型的には、パルス又は正弦波変調のために使用されるＤＣ又は低周波数（例えば、１０メガヘルツ（ＭＨｚ）未満）でのデバイス１０の動作中、電界制御素子２２は、金属電極と同様に動作する。しかしながら、高（信号）周波数（例えば、典型的には、１００ＭＨｚを超える）でのデバイス１０の動作中、電界制御素子２２は、絶縁体と同様に動作し、それによって、デバイス周波数性能を悪化しない。実施の形態では、電界制御素子２２の材料は、単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する。例示の低伝導材料は、例えば、ＩｎＧａＮ、半導体、低伝導誘電単結晶、テクスチャー、多結晶又はアモルファス材料、半金属材料、ニッケル及び他の金属の酸化物、及び／同様なものを含む。
本発明の態様は、主にヘテロ構造電界効果トランジスタを参照して示され且つ記述される。しかしながら、低伝導電界制御素子２２は、例えば、電界効果トランジスタ、ヘテロ構造電界効果トランジスタ、絶縁ゲート電界効果トランジスタ、絶縁ゲートヘテロ構造電界効果トランジスタ、多重ヘテロ構造電界効果トランジスタ、多重ヘテロ構造絶縁ゲート電界効果トランジスタ、反転電界効果トランジスタ、反転ヘテロ構造電界効果トランジスタ、反転絶縁ゲート電界効果トランジスタ、反転絶縁ゲートヘテロ構造電界効果トランジスタ、反転多重ヘテロ構造電界効果トランジスタ、反転絶縁ゲート多重ヘテロ構造電界効果トランジスタ及び／又は同様なものを含む種々のタイプの電界効果トランジスタで実行されることができる。更に、低伝導電界制御素子は、例えば、任意のタイプのダイオード、半導体抵抗器、半導体センサ、発光ダイオード、レーザ、集積素子、及び／又は同様なものを含む、他のタイプの半導体デバイスで実行されることができる。
ここで記述されるように、実施の形態では、低伝導電界制御素子２２は、デバイス１０が低周波数で動作している時に、導体（例えば、電極）として働き、デバイス１０が目標のデバイス動作周波数範囲（高周波数）内で動作している時に、誘電体として動作することが望ましい。この場合、電界制御素子２２は、全電極面積、その結果、デバイスキャパシタンスが僅かに増加する。以下の議論は、発明者等よって現在理解されている、デバイス１０と低伝導電界制御素子２２の例示の一組の特性に対する理論的ベースを提供する。
電界制御素子２２（低伝導層、ＬＣＬ）に対する時定数は、τＬＣＬ＝ＲＬＣＬＣＬＣＬ，そこでは、ＲＬＣＬは、電界制御素子２２の抵抗であり、ＣＬＣＬは電界制御素子２２とデバイスチャネル２４とデバイス１０中の他の電極の間の全キャパシタンスである、として表されることができる。低伝導電界制御素子２２が、無線周波数（ＲＦ）のような高周波数の動作中にデバイス１０のインピーダンスに影響を及ぼさないために、電界制御素子２２に対する時定数は、１／（２πｆＭＩＮ）よりも大きくあるべきであり、そこでは、ｆＭＩＮが、デバイス１０に対する最低目標動作周波数であり、それで以下の式（１）を生じる。
最小目標動作周波数に対して、ｆＭＩＮ≒１ＧＨＺ、τＬＣＬ＞１．６×１０−１０ｓである。ゲート・ドレイン領域に位置される電界制御素子２２に対して、電界制御素子２２の下のチャネル２４は、典型的には、最大切換え又は電力増幅動作形態において空乏化される。この場合、電界制御素子２２の残りのキャパシタンスは、ＣＯＦＦ≒０．１５ｐＦ／ｍｍ程度である。式（１）を使用して、電界制御素子２２に対する対応する単位幅抵抗、ＲＬＣＬ、は、
として計算されることができる。
実用目的のため及び材料選択のため、電界制御素子２２の必要な抵抗は、シート抵抗（フィルム抵抗“平方当り”）、ＲＬＣＬＳＨ、に関して表される。長さ、ＬＬＣＬ、と幅、Ｗ、を有する電界制御素子２２に対して、
となる。
図４において、電界制御素子２２の長さは、ゲート・ドレイン間、ＬＧＤ、程度である。実施の形態において、電力変換器で使用されるデバイス１０は、ＬＧＤ＝５から２０μｍを有する。ＬＧＤ＝１０μｍでＷ＝１ｍｍ（式（２）が１ｍｍ当りキャパシタンスを使用するので）と仮定して且つ式（３）を使用して、目標シート抵抗、ＲＬＣＬＳＨ、は、
として計算される。
実施の形態において、電界制御素子２２は、デバイス１０のバイアスのパルス変調をするように十分に高速にすることができる。例えば、必要な切換え時間、τＳＷ＜１μs、と仮定し、且つ式（１）と（４）を使用して、電界制御素子２２のシート抵抗に対する上限は、ＲＬＣＬＳＨ＜１．２５×１０７Ω／ｓｑ．である。この場合、ＲＬＣＬＳＨ〜１０６Ω／ｓｑの選択は、電界制御素子２２のシート抵抗に対して妥当である。
他の実施の形態において、電界制御素子２２は、チャネル２４の非空乏化領域上に配置されることができる。この場合、電界制御素子２２とチャネル２４との間の典型的キャパシタンスは、デバイス１０のゲート・チャネル間のキャパシタンスに対応する。例えば、典型的なＩＩＩ族窒化物デバイス１０の場合、ゲート・チャネル間のキャパシタンスは、約１から２ｐＦ／ｍｍである。１．５ｐＦ／ｍｍを平均値として使用して且つ上述と同じ動作周波数範囲及び切換え範囲に対して、電界制御素子２２のシート抵抗の許容値の範囲は、
として見つけられる。
実施の形態において、図４に示されるゲート・ドレイン間への電界制御素子２２の含有は、ゲート・ドレイン間における電界の不均一性を減少／除去し、それによって、従来の技術の絶縁破壊電圧を越えてデバイス１０の絶縁破壊電圧を増加する。高周波数では、ここで記述されるように設計される抵抗を有する電界制御素子２２は、絶縁体として働き、従って、デバイス１０のキャパシタンスを増加しないか又は非常に僅かの増加となる。
この点で、図５は、実施の形態に従う種々のデバイスのゲート・ドレイン間における電界プロファイルの概略的な比較を示す。特に、図５は、図１のＨＦＥＴ２Ａ（ＨＦＥＴとして識別される）に対応する電界プロファイル、図２のＨＦＥＴ２Ｂ（ＦＰ ＨＦＥＴとして識別される）に対応する電界プロファイル、及び図４のデバイス１０（ＬＣＬ ＨＦＥＴとして識別される）に対応する電界プロファイルを含む。描かれているように、デバイス１０の電界は、ＨＦＥＴ２ＡやＨＦＥＴ２Ｂの均一性に比較してゲート・ドレイン間にわたって著しくより均一である。
そのような均一な電界プロフィルは、所与のゲート・ドレイン間に対して達成可能な最も高い絶縁破壊電圧を生じ得る。この点で、図６は、従来のＨＦＥＴ２Ａ（図１、図６においてＨＦＥＴとしてラベル表示される）と実施の形態に従う電界制御素子２２を含むデバイス１０（図６においてＬＣＬ ＨＦＥＴとしてラベル表示される）の実験的な絶縁破壊電圧特性を示す。概念の証明として、同一形状の従来の技術のＨＦＥＴ２Ａとデバイス１０（ＬＣＬ ＨＦＥＴ）が製作され、且つ対応した絶縁破壊電圧が比較されている。デバイス１０に対する電界制御素子２２は、有機金属化学気相成長法（ＭＯＣＶＤ）で堆積したＩｎＧａＮフィルムによって形成されている。図６で説明されているように、デバイス１０は、ＨＦＥＴ２Ａの絶縁破壊電圧に比較して絶縁破壊電圧の２倍を超える増加を得ている。
デバイスのゲート・ドレイン間に配置された低伝導材料の表面層を備える電界制御素子２２を含むデバイス１０（図４）が示される。実施の形態に従うデバイスは、望ましい機能に依存してデバイスの種々の位置に配置される一つ以上の電界制御素子を含むことができることを理解すべきである。この点で、デバイスの実施の形態は、デバイスのゲート・ソース間に配置される表面層を備える電界制御素子を含むことができる。更に、電界制御素子は、追加のコンタクト又は不動態化層を形成でき、ストレインリリーフ層を形成でき、金属電極を交換でき、エピタキシャル構造において埋め込まれる／成長されることができ、及び／又は同様なことを行うことができる。いずれにしても、各場合及びここで記述される追加の実施の形態において、電界制御素子は、低伝導材料から形成されることができる。
例えば、図７は、第２の実施の形態に従う例示的デバイス３０を示す。一組の低伝導電界制御素子２２Ａと２２Ｂを含むデバイス３０が示されており、各素子がデバイス３０のソース・ゲート間とゲート・ドレイン間に配置される表面層を夫々備える。実施の形態において、その一組の電界制御素子２２Ａと２２Ｂは、単一で一体の表面層を備え、その層は、ソース・ドレイン間を完全に横切る（被覆する）又はソース・ドレイン間を部分的に被覆するのみである。これらの間を部分的に被覆する場合、その一組の電界制御素子２２Ａと２２Ｂは、ゲート電極２０のみと接触していることができる、一つ以上のデバイス電極１８Ａ、１８Ｂ、２０と接触していることができる、又はデバイス電極１８Ａ、１８Ｂ、２０のいずれとも接触していない。デバイス３０の動作中、その一組の電界制御素子２２Ａと２２Ｂは、トラップされた電荷を除去するための伝導路として働くことができ、従って、ゲート及び／又はドレインラグを減少し、それは、ＩＩＩ族窒化物ＨＦＥＴ及び他のタイプのデバイスで観察されることができる。
図８は、第３の実施の形態に従う例示のデバイス３２を示す。デバイス３２は、夫々ソース・ゲート間とゲート・ドレイン間の両方に配置された一組の絶縁層２６Ａと２６Ｂを含む。各絶縁層２６Ａ、２６Ｂは、誘電材料、半導体材料、及び／又は同様の材料によって形成されることができる。更に、デバイス３２は、ゲート２０へ接続される電界変調プレートを形成する低伝導制御素子２２を含む。絶縁層２６Ａ、２６Ｂは、電界制御素子２２のシート抵抗よりも少なくとも一桁高いシート抵抗を有することができる。この点で、絶縁層２６Ａ、２６Ｂは、半導体構造から部分的に又は完全に電界制御素子２２を分離することができる。この場合、従来の技術の電界プレートＦＰ（図２）とは異なり、電界制御素子２２は、ドレイン電極１８Ｂやチャネル２４に対する顕著な追加のキャパシタンスを形成せず、従って、デバイス３２の周波数性能を悪化しない。
図９は、第４の実施の形態に従う例示のデバイス３４を示す。この場合、デバイス３４は、ゲート電極２０へ接続される第１の電界制御素子２８Ａとソース電極１８Ａへ接続される第２の電界制御素子２８Ｂを含む。絶縁層２６は、ゲート２０と第１の電界制御素子２８Ａを封止し、それによって、ゲート２０と第１の電界制御素子２８Ａから第２の電界制御素子２８Ｂを分離する。実施の形態において、第１の電界制御素子２８Ａ又は第２の電界制御素子２８Ｂの少なくとも一方は、ここで述べられた材料の低伝導層から形成され、他方、素子２８Ａ、２８Ｂの一方は、金属から形成されることができる。
図１０は、第５の実施の形態に従う例示のデバイス３６を示す。この場合、デバイス３６は、図９のデバイス３４と同様に構成されるが、このデバイス３６は、ドレイン電極１８Ｂへ接続される第３の電界制御素子２８Ｃを含む。更に、絶縁層２６は、第２の電界制御素子２８Ｂの上に延びており、それによって、第２の電界制御素子２８Ｂから第３の電界制御素子２８Ｃを分離する。この場合、電界制御素子２８Ａ乃至２８Ｃの内の一つ以上の電界制御素子は、材料の低伝導層から形成されるが、電界制御素子２８Ａ乃至２８Ｃの内の多くて二つは、金属から作られることができる。ここで議論されているように、デバイス３４、３６の各々において、電界制御素子２８Ａ乃至２８Ｃの内の一つ以上の電界制御素子は、金属で作られることができる。材料の低伝導層及び／又は金属から形成される電界制御素子２８Ａ乃至２８Ｃの特定の構成は、特定の一組のデバイス要求及び／又は動作周波数に基づいて選択されることができる。
図１１Ａと図１１Ｂは、実施の形態に従う、夫々オン状態及びオフ状態にある無線周波数（ＲＦ）スイッチとして働くよう構成された例示のＨＦＥＴ４０を示す。ＨＦＥＴ４０は、ソース・ドレイン間に配置される低伝導電界制御素子４２を含む。デバイス３０（図７）と同様に、ＨＦＥＴ４０の電界制御素子４２は、ゲート電極２０へ接続され、部分的に又は完全にソース・ドレイン間を被覆する。この構成において、電界制御素子４２は、全ソース・ドレイン間におけるチャネル２４を空乏化するために使用されることができる。例えば、外部バイアスが、ゲート電極２０の電位と同じ電位を低伝導素子４２へ印加する。その結果、チャネル２４がゲート電極２０の下で空乏化されると、空乏２５が、図１１Ｂに矢印で示されるように、低伝導素子４２の下に延出する。空乏２５は、それがオフ状態にある時に、ＨＦＥＴ４０の内部キャパシタンスを顕著に減少できる。ここで記述されるように設計された抵抗を有する低伝導電界制御素子４２は、オフ状態において、ＨＦＥＴ４０のソース・ドレインカップリングに対して最小の影響を有することになる。
図１２は、従来の技術のＲＦスイッチ（図１２において従来（Conventional）とラベル表示される）と実施の形態に従うＨＦＥＴを使用して作られるＲＦスイッチ（図１２においてＬＣＬとラベル表示される）の実験の挿入損失と絶縁特性を示す。特に、同一の形状の従来の技術のＨＦＥＴと低伝導素子ＨＦＥＴ ＲＦスイッチが、制作されて、それらの対応する挿入損失と絶縁が比較されている。低伝導素子は、図１１Ａと１１Ｂに示されるように、ＭＯＣＶＤ法で堆積されたＩｎＧａＮフィルムによって形成されている。得られた単極双投（ＳＰＤＴ）ＲＦスイッチに対する挿入損失と絶縁周波数依存性は、図１２に示されている。図示されているように、約６ギガヘルツの動作周波数で、挿入における約二分の一の減少と絶縁における約６デシベルの増加が低伝導素子ＨＦＥＴ ＲＦスイッチに対して得られている。
図１３は、第６の実施の形態に従う例示のデバイス４４を示す。デバイス４４は、１対の低伝導電界制御素子４６Ａと４６Ｂを含み、これらの素子の各々が、それぞれ、対応するソース電極１８Ａとドレイン電極１８Ｂに隣接して配置されている。電界制御素子４６Ａと４６Ｂは、ゲート２０の下に延出する誘電体層２６によって夫々の電極１８Ａ、１８Ｂと半導体構造から分離されている。この分離によって、それぞれ、コネクタＶＳ１、ＶＤ１を介する外部バイアス電圧及び／又は信号の低伝導素子４６Ａ，４６Ｂへの印加が可能となる。外部バイアス電圧及び／又は信号は、コネクタＶＳ、ＶＤを介する対応する電極１８Ａ、１８Ｂへ印加される外部電圧／信号から独立できる。
実施の形態において、電界制御素子４６Ａ、４６Ｂは、デバイスチャネル２４のコンダクタンスにおける電圧制御変化を提供するために使用される。例えば、チャネル２４の電圧電位に関して正である電界制御素子４６Ａ、４６Ｂに電圧バイアスを印加することによって、２次元電子ガス（２ＤＥＧ）蓄積は、ゲート２０の下の電子濃度、従って、閾値電圧に影響を及ぼすことなく対応するアクセス領域において達成することができる。そのような構成は、例えば、高周波数で高相互コンダクタンスデバイス、特に、サブミクロンのゲート２０を有するものであって、大きく異なるアクセス領域の抵抗がデバイスの動作の最大周波数に顕著な影響を及ぼすものにおいて有益である。この点で、アクセス領域における最も高い電子濃度が望ましいが、ソース・ゲートとゲート・ドレインの選択的ドーピングを達成するのが困難であり得る。電界制御素子４６Ａ、４６Ｂは、ゲート凹所化、選択的ドーピング、材料の成長、及び／又は同様のことを必要とすることなく、アクセス領域の伝導性の直接制御を可能とする。
図１４は、第７の実施の形態に従う例示のデバイス５０を示す。デバイス５０は、デバイスチャネル２４の下に埋め込まれる低伝導電界制御素子５２を含む。電界制御素子５２は、デバイスエピタキシャル構造内に埋め込み層を備え、チャネル２４の近傍に、例えば、チャネルの空間電荷領域内に、例えば、一般的には、デバイス活性領域から１マイクロメートルまでのところに１０ナノメートルの範囲内に配置されることができる。電界制御素子５２は、デバイスコンタクトの内の一つ以上のデバイスコンタクトへ電気的に接続及び／又は容量的に連結されることができる。電界制御素子５２の抵抗率は、電界制御素子５２の特性時定数がトラップされた電荷の特性時定数よりも低いが、デバイス５０に対する最も低い目標動作周波数に対応する信号の周期よりもかなり高いように設計されることができる。このように、電界制御素子５２は、デバイスの動作周波数への最小の影響を有することができると共に、トラップされた電荷を除去することができる。このような構成は、例えば、大量のキャリアがデバイスヘテロ構造のバッファ層１５（図４）にトラップされる得るＩＩＩ族窒化物及び他の半導体材料において有益であることができる。
ここで記述される種々の半導体デバイスは、任意の解決策を使用して製造されることができることを理解すべきである。例えば、デバイスヘテロ構造は、任意の解決策を使用して、例えば、基板１２を得（例えば、形成し、準備し、捕獲し、及び／又は同様な動作をし）、その上にイニシエーション層１３及び／又はバッファ層１５を形成し（例えば、成長し、蒸着し、接着し、及び／又は同様な動作をし）、その上に活性層１４を形成し、及び活性層１４上にバリア層１６を形成することによって形成されることができる。更に、金属電極（単数又は複数）、誘電体層（単数又は複数）、及び／又は同様なものは、デバイスヘテロ構造上に形成されることができる。更に、ここで記述されるように、デバイスの製造は、任意の解決策を使用しての一つ以上の低伝導電界制御素子の形成を含むことができる。ここで記述されるデバイスの製造は、例えば、マスク層のような仮の層の堆積と除去、一つ以上の層のパターン化、図示されていない一つ以上の追加の層の形成、サブマウントへの適用（例えば、コンタクトパッドを介する）及び／又は同様な動作を含む追加の処理を含むことができる。
半導体デバイスを設計及び／又は制作する方法としてここで示され且つ記述されているが、本発明の態様は、更に、種々の代替えの実施の形態を提供することが理解される。例えば、一実施の形態において、ここで記述されるように設計及び制作される半導体デバイスの内の一つ以上の半導体デバイスを含む回路を設計及び／又は制作する方法を提供する。
この点で、図１５は、実施の形態に従う回路１２６を制作する例示的な流れ図を示す。最初に、ユーザは、デバイス設計システム１１０を利用してここで記述されるような半導体デバイスのためのデバイス設計１１２を発生することできる。デバイス設計１１２は、デバイス設計１１２によって定義される特徴に従って、デバイス製造システム１１４によって使用されて一組の物理的デバイス１１６を発生することができるプログラムコードを備えることができる。同様に、デバイス設計１１２は、ユーザが利用して回路設計１２２（例えば、一つ以上の入力と出力を回路に含まれる種々のデバイスへ接続することによって）を発生できる回路設計システム１２０（例えば、回路で使用される利用可能なコンポーネントとして）へ提供されることができる。回路設計１２２は、ここで記述されるように設計されるデバイスを含むプログラムコードを備えることができる。いずれにしても、回路設計１２２及び／又は一つ以上の物理的デバイス１１６は、回路設計１２２に従って物理的回路１２６を発生できる回路制作システム１２４に対して提供されることができる。物理的回路１２６は、ここで記述されるように設計される一つ以上のデバイス１１６を含むことができる。
他の実施の形態において、本発明は、ここで記述されるように半導体デバイス１１６を設計するためのデバイス設計システム１１０及び／又は半導体デバイス１１６を制作するためのデバイス制作システム１１４を提供する。この場合、システム１１０や１１４は、ここで記述されるように半導体デバイス１１６を設計する及び／又は制作する方法を実施するようにプログラムされる汎用コンピューティングデバイスを備えることができる。同様に、本発明の実施の形態は、ここで記述されるように設計及び／又は制作される少なくとも一つのデバイス１１６を含む回路１２６を設計するための回路設計システム１２０及び／又は回路１２６を制作するため回路制作システム１２４を提供する。この場合、システム１２０や１２４は、ここで記述されるように少なくとも一つの半導体デバイス１１６を含む回路１２６を設計する及び／又は制作する方法を実施するようにプログラムされる汎用コンピューティングデバイスを備えることができる。
更に他の実施の形態において、本発明は、ここで記述されるように、実行されると、コンピュータシステムが半導体デバイスを設計する及び／又は制作する方法を実施することを可能とする少なくとも一つのコンピュータ可読媒体に固定されるコンピュータプログラムを提供する。例えば、このコンピュータプログラムは、ここで記述されるように、デバイス設計システム１１０がデバイス設計１１２を発生することを可能とすることができる。この点で、コンピュータ可読媒体は、コンピュータシステムによって実行されると、ここで記述されるプロセスの幾つか又はすべてを実施するプログラムコードを含む。用語“コンピュータ可読媒体”は、プログラムコードの格納コピーが認識され、再生され、或いはコンピューティングデバイスによって通信される現在既知の又は今後開発される表現の任意のタイプの有形的表現媒体の一つ以上の媒体を備えることが理解されたい。
他の実施の形態において、本発明は、コンピュータシステムによって実行されると、ここで記述されるプロセスの幾つか又は全てを実施するプログラムコードのコピーを提供する方法を提供する。この場合、コンピュータシステムは、第２の離れた位置での受信のために、プログラムコードの特徴のセットの一つ以上を有する及び／又はそのセットのデータ信号にプログラムコードのコピーを符号化するように変更される一セットのデータ信号を発生及び送信するプログラムコードのコピーを処理できる。同様に、本発明の実施の形態は、ここで記述される一セットのデータ信号を受信し、そのセットのデータ信号を少なくとも一つのコンピュータ可読媒体に固定されるコンピュータプログラムのコピーに変換するコンピュータシステムを含む、ここで記述されるプロセスの幾つか又は全てを実施するプログラムコードのコピーを捕獲する方法を提供する。各場合において、前記セットのデータ信号は、任意のタイプの通信リンクを使用して、送信及び／又は受信されることができる。
更に他の実施の形態において、本発明は、ここで記述されるように半導体デバイスを設計するためのデバイス設計システム１１０及び／又は半導体デバイスを制作するためのデバイス制作システム１１４を発生する方法を提供する。この場合、コンピュータシステムが得られることができ（例えば、作られ、維持され、利用可能とされる等）、ここで記述されるプロセスを実行するための一つ以上のコンポーネントが得られて（例えば、作られ、購入され、使用され、変更される等）及びそのコンピュータシステムへ配置されることができる。この点で、配置は、（１）プログラムコードをコンピューティングデバイスへインストールすること、（２）一つ以上のコンピューティング及び／又はＩ／Ｏデバイスをコンピュータシステムへ追加すること、（３）コンピュータシステムを組み込み及び／又は変更してそのコンピュータシステムにここに記述されるプロセスを実行させること、及び／又は同様のことの内の一つ以上を備えることができる。
本発明の種々の態様の前述の記述は、例示と記述目的で提示された。その記述は、完全であることや、本発明を開示された正確な形態に制限することを意図してはおらず、多くの変更やバリエーションが可能であることは明らかである。当業者にとって明白であるそのような変更及びバリエーションは、添付の請求項によって定義される発明の範囲内に含まれる。
Claims (21)
- 活性領域を含む半導体、
前記活性領域に対する一組のコンタクト、及び
前記一組のコンタクトの内の少なくとも一つのコンタクトへ連結される電界制御素子、を備えるデバイスであって、前記電界制御素子が、単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導層を備える、デバイス。 - 前記電界制御素子が表面層であり、且つ電界制御素子と前記一組のコンタクトの内の少なくとも一つが共に前記活性領域の第１の側に配置される、請求項１に記載のデバイス。
- 前記デバイスが一組の電界制御素子を含み、且つ前記一組の電界制御素子が前記活性領域に対応する領域の実質的に全てを被覆する、請求項１に記載のデバイス。
- 前記電界制御素子が前記一組のコンタクトの内の少なくとも一つと電気的に連結される、請求項１に記載のデバイス。
- 前記制御素子が前記一組のコンタクトの内の少なくとも一つと容量的に連結される、請求項１に記載のデバイス。
- 前記電界制御素子が前記活性領域から１マイクロメートル以内にあるデバイスのエピタキシャル構造に配置される層である、請求項１に記載のデバイス。
- 前記デバイスが、電界効果トランジスタとして動作するように構成される、請求項１に記載のデバイス。
- 前記電界制御素子が、前記電界制御素子のシート抵抗よりも少なくとも一桁高いシート抵抗を有する絶縁層によって前記半導体から少なくとも部分的に絶縁される、請求項１に記載のデバイス。
- 外部バイアス又は外部信号の少なくとも一方を前記電界制御素子へ印加するためのコネクタをさらに備える、請求項１に記載のデバイス。
- 前記電界制御素子は、前記一組のコンタクトの内の少なくとも一つに対する電界変調プレートを形成する、請求項１に記載のデバイス。
- 前記電界制御素子は、不動態化層又はストレインリリーフ層の少なくとも一方を形成する、請求項１に記載のデバイス。
- 前記半導体は、シリコン、炭化ケイ素、又はＩＩＩ−Ｖ族材料の一つから形成される、請求項１に記載のデバイス。
- 前記半導体は、ＩＩＩ族窒化物材料から形成される、請求項１に記載のデバイス。
- ソースコンタクト、ドレインコンタクト、及び前記ソースコンタクトと前記ドレインコンタクトとの間のデバイスチャネル、
ゲート、及び
前記ソースコンタクト、前記ドレインコンタクト、又は前記ゲートの内の少なくとも一つへ連結され、且つ単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導電界制御素子、を備える電界効果トランジスタ。 - 前記電界制御素子が、前記ゲートと前記ドレインコンタクトとの間に配置される表面層である、請求項１４に記載のトランジスタ。
- 前記電界制御素子は、前記ソースコンタクトと前記ゲートとの間及び前記ゲートと前記ドレインコンタクトとの間の両方に配置される表面層である、請求項１４に記載のトランジスタ。
- 前記電界制御素子と前記デバイスチャネルとの間に絶縁層を更に備え、前記電界制御素子が前記ゲートに付着され且つ前記ゲートと前記ドレインとの間内へ延出する、請求項１４に記載のトランジスタ。
- 前記トランジスタが、前記ゲートに対する電界制御プレートと前記ソースコンタクト又は前記ドレインコンタクトの少なくとも一方に対する電界制御プレートを含み、前記電界制御プレートの内の一方が前記電界制御素子である、請求項１４に記載のトランジスタ。
- 前記電界制御素子が、前記トランジスタのエピタキシャル構造に配置される、請求項１４に記載のトランジスタ。
- 前記電界制御素子が、前記ソースコンタクトへ容量的に連結され、前記トランジスタが、前記ドレインコンタクトへ容量的に連結された第２の低伝導電界制御素子をさらに備える、請求項１４に記載のトランジスタ。
- 少なくとも一つの電界効果トランジスタを備えるスイッチであって、この電界効果トランジスタは、
ソースコンタクト、ドレインコンタクト、及び前記ソースコンタクトと前記ドレインコンタクトとの間のデバイスチャネル、
ゲート、及び
前記ソースコンタクト、前記ドレインコンタクト、又は前記ゲートの内の少なくとも一つへ連結され、且つ単位平方当り約１０３オームから単位平方当り約１０７オームの範囲内のシート抵抗を有する低伝導電界制御素子を備える、スイッチ。
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