JP7406774B2 - 窒化物半導体トランジスタ装置 - Google Patents

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Description

本発明は、窒化物半導体トランジスタ装置に係り、特に、電界効果型トランジスタにおいて、ゲート電極への電圧印加のない状態でゲート電極下の導電チャネルが実質的にオフ状態となる、所謂、ノーマリオフを実現する窒化物半導体トランジスタ装置に関する。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ、あるいはこれらの混晶からなる半導体は、広いバンドギャップを有し、かつ、伝導電子が高いキャリア移動度を有するため、高電圧高出力電子デバイスに好適である。特に、窒化物半導体により作製された電界効果型トランジスタ（ＦＥＴ、Field-Effect Transistor）、その一形態であるＡｌＧａＮ／ＧａＮ等の半導体ヘテロ接合界面に誘起される伝導電子を導電チャネルに用いる高電子移動度トランジスタ（ＨＥＭＴ、High Electron Mobility Transistor）は、高電圧、大電流、低オン抵抗動作が可能であり、高出力電力増幅器や大電力スイッチング素子として用いられている。
しかしながら、通常の窒化物半導体ＦＥＴは、ゲート電極への電圧印加がない状態でゲート電極下の導電チャネルがオン状態となる、所謂、ノーマリオンである。電源等の装置で用いられるスイッチング素子としては、誤動作等によりゲート電極に印加される制御電圧が失われた際にはスイッチが開となってしまうため、装置全体の破壊につながるなど、安全性の観点から好ましくない。
このため、窒化物半導体ＦＥＴをノーマリオフ化する技術がいくつか開発されてきた。その一技術として、ＦＥＴのゲート直下にｐ型窒化物半導体層を挿入してｐｎ接合型のゲート電極とすることにより、ノーマリオフ動作を実現する方法が知られている（非特許文献１参照）。この技術では、ゲート電極の動作範囲は、半導体のバンドギャップで決まるフラットバンド電圧で制限される。このため、閾値を正の電圧とした場合、その値は２Ｖ以下に留まり、通常の電源装置では３Ｖ以上の正の閾値が望まれるのに対し、十分な閾値が得られない。また、ゲート電圧に印加できる正電圧は、ｐｎ接合のオン電圧で制限されるため、ゲートの動作電圧振幅が小さくなり、ＦＥＴがオン状態で導電チャネルに流すことのできる電流が制限される。
ノーマリオフを実現する他の方法としては、ＦＥＴのゲート直下に絶縁膜を挿入し、金属／絶縁物／半導体（ＭＩＳ、Metal-Insulator-Semiconductor）接合型のゲート電極とする方法が知られている（非特許文献２参照）。この方法では、ゲート金属下に絶縁物が存在するため、ゲート電極を流れる漏えい電流を低く抑えることができ、大きな正のゲート電圧の印加が可能となる。このため、ゲート電極にｐｎ接合を用いる場合に比べ、閾値電圧を大きな正の値とした場合でもゲートの動作電圧振幅を十分に大きく取ることができる。
図９に従来のＭＩＳ型ゲート電極を有するＧａＮ ＦＥＴの主要部分の断面構造を示す。基板１００１の材料には、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、サファイア、ＧａＮなどが用いられる。この基板１００１上に、エピタキシャル成長により形成したバッファ層１００２、ＧａＮ層１００３、ＡｌＧａＮ層１００４が順次積層されている。ゲート電極形成部のＡｌＧａＮ層１００４はリセスエッチングにより一部除去されている。リセスエッチング部１００６内に絶縁膜１００５をはさんでゲート電極１００７が形成される。さらにソース電極１００８、ドレイン電極１００９を形成すれば、ＧａＮ ＨＥＭＴの主要部分が完成する。絶縁膜１００５の材料としては、例えば、酸化アルミニウム、酸化シリコン、窒化シリコン、あるいは従来知られているその他のゲート絶縁物材料が用いられる。ＧａＮ層１００３とＧａＮ層１００３よりバンドギャップの大きいＡｌＧａＮ層１００４との界面のＧａＮ層１００３側に誘起される伝導電子により、導電チャネル１０１０が形成される。導電チャネル１０１０のゲート電極１００７直下における伝導電子密度をゲート電極１００７に印加する電圧で変化させることにより、トランジスタ動作が得られる。この従来例のＦＥＴは、ＡｌＧａＮ／ＧａＮ半導体ヘテロ界面に形成される導電チャネルを用いており、所謂、ＨＥＭＴと呼ばれるＦＥＴの一種である。
図１０に別の従来例のＭＩＳ型ゲート電極を有するＧａＮ ＦＥＴの主要部分の断面構造を示す。図９に示した従来例と同様に、基板１１０１の材料には、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、サファイア、ＧａＮなどが用いられる。基板１１０１上に、エピタキシャル成長により形成したバッファ層１１０２、ＧａＮ層１１０３、ＡｌＧａＮ層１１０４が順次積層されている。また絶縁膜１１０５の材料としては、例えば、酸化アルミニウム、酸化シリコン、窒化シリコン、或は従来知られるその他のゲート絶縁物材料が用いられる。この従来例の図９に示した従来例との相違点は、リセスエッチング部１１０６が深く、その底部がＡｌＧａＮ層１１０４を貫通してＧａＮ層１１０３に達している点である。ソース電極１１０８とゲート電極１１０７との間、およびドレイン電極１１０９とゲート電極１１０７との間はＡｌＧａＮ／ＧａＮ界面に形成される導電チャネル１１１０で電気的に接続され、ゲート電極直下の導電チャネル１１１１は絶縁膜１１０５とＧａＮ層１１０３との界面に誘起される伝導電子により形成される。この伝導電子の密度をゲート電極１１０７に印加する電圧で変化させることによりトランジスタ動作が得られる。
Ｙ． Ｕｅｍｏｔｏ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌｕｍｅ ５４， Ｎｕｍｂｅｒ １２， Ｄｅｃｅｍｂｅｒ ２００７， ｐ．３３９３. Ｍ．Ｋａｎａｍｕｒａ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌｕｍｅ ３１， Ｎｕｍｂｅｒ ３， Ｍａｒｃｈ ２０１０， ｐ．１８９．
図９に示した従来例において、ゲート電極部にリセスエッチング部１００６を形成する目的は、ＦＥＴの閾値電圧を正の値とすることによりノーマリオフとすることである。従来の電子デバイスに用いられる窒化物半導体は六方晶系結晶構造を有し、エピタキシャル成長の容易性から通常ｃ軸方向に成長した層が用いられる。この場合、ＡｌＧａＮ層１００４内には面に直交する方向（ｃ軸方向）に沿って基板方向にピエゾ分極と自発分極に起因する大きな分極が発生する。
図１１（ａ）および図１１（ｂ）にゲート電極下部の半導体層のバンド図を示す。このバンド図は、ゲートに電圧が印加されていない場合について示したものである。図１１（ｂ）は、図１１（ａ）の構造に比べ、ＡｌＧａＮ層１００４の厚さを薄くした場合である。図１１（ａ）および図１１（ｂ）において、ＡｌＧａＮ層１００４内に存在する分極（Ｐ）１２０２により、伝導帯下端１２０１のエネルギー値はゲート電極から離れるにつれて低下する。このため、図１１（ａ）に示したように、ＡｌＧａＮ層１００４の厚さが厚いと、ＡｌＧａＮ層１００４とＧａＮ層１００３の接触界面の三角形状のポテンシャル井戸に形成される基底量子準位がフェルミ準位１２０３（図中「ＥF」と表示）より下に位置するようになり、伝導電子が量子井戸内に誘起されて導電チャネル１０１０が形成される。ゲート電圧を印加しない状態で導電チャネルに誘起される伝導電子を実質的にゼロとしてノーマリオフとするには、ＡｌＧａＮ層１００４の厚さを図１１（ｂ）に示したように薄くする必要がある。
非特許文献２に記載されているように、例えばＡｌＧａＮ層１００４のＡｌＮ混晶比、即ち、化学組成をＡｌｘＧａ１－ｘＮと表記した時のｘが２０％の場合、ゲート電極１００７下部のＡｌＧａＮ層１００４の厚さは２ナノメータ程度とする必要がある。ｘが大きくなると、ＡｌＧａＮ層１００４をさらに薄くする必要がある。一方、図９において、ソース電極１００８とゲート電極１００７、およびドレイン電極１００９とゲート電極１００７との間の領域では、ＡｌＧａＮ層１００４の厚さは１０ナノメータ程度、あるいはそれ以上とし、十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネル１０１０に誘起し、この領域の抵抗を下げる必要がある。このため、図９に示したように、あらかじめ厚いＡｌＧａＮ層１００４を成長させ、ゲート電極を形成する部分のみリセスエッチングしてＡｌＧａＮ層を薄くする必要がある。しかし、エッチング後の残りのＡｌＧａＮ層の厚さによって閾値電圧が変わるため、実際にトランジスタを製造する場合においては、リセスエッチング部１００６のエッチング深さを厳密に制御しなければならず、基板１００１上に一括して多数のトランジスタを作成する場合、エッチング量の面内ばらつきを抑えることが困難であった。
図９に示した従来例にはさらに別の問題点がある。通常、窒化物半導体と絶縁物との界面には、窒化物半導体の伝導帯下端から数百ミリ電子ボルトの範囲に多数のトラップ準位が存在する。図１１（ｃ）は、ＡｌＧａＮ層１００４を十分に薄くし、トランジスタをノーマリオフとした場合において、ゲート電極１００７に正のゲート電圧１２０５（図中「Ｖ」と表示）を印加し、伝導電子を導電チャネル１０１０に誘起した状態を示すバンド図であるが、絶縁膜１００５とＡｌＧａＮ層１００４との界面にトラップ準位１２０４が存在するため、正のゲート電圧１２０５を印加した際、フェルミ準位１２０３がトラップ準位１２０４によって固定され、正のゲート電圧１２０５による導電チャネル１０１０内への伝導電子の蓄積が阻害される。その結果、オン抵抗が下がらず、かつオン電流が上がらず、スイッチとしての性能が著しく低下する。
一方、図１０に示した従来例では、図９の場合と異なり、リセスエッチング部１１０６はＡｌＧａＮ層１１０４を貫通しＧａＮ層１１０３に達している。従って、ＡｌＧａＮ層１００４の分極の影響を避けることができ、エッチング後のＡｌＧａＮ層の厚さの制御の問題はなくなる。しかしながら、絶縁膜１１０５とＧａＮ層１１０３との界面に形成される導電チャネル１１１１内の伝導電子の移動度は、ＡｌＧａＮ／ＧａＮ界面の伝導電子の移動度に比べて数分の１と小さい。このため、図９に示した所謂ＨＥＭＴに比べ、トランジスタの性能が大幅に低下する問題があった。また、この従来例においても、図１２に示した従来例と同様に、絶縁膜１１０５とＧａＮ層１１０３との界面に存在するトラップ準位が導電チャネル１１１１の伝導電子の蓄積を阻害し、オン抵抗が下がらず、かつオン電流が上がらず、スイッチとしての性能が劣化する問題があった。
従って、本発明の目的は、上述したような従来の窒化物半導体ＦＥＴにおける問題点を解決することができる新たなノーマリオフ窒化物半導体トランジスタ装置を提供することにある。
上記課題を解決するために、本願の第１の発明による窒化物半導体トランジスタ装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層を有し、第１の窒化物半導体層と第２の窒化物半導体層との界面近傍に誘起される伝導電子が導電チャネルを形成する。導電チャネルの基板上の不要部分を不活性にするため、イオン打ち込み、第１の窒化物半導体層や第２の窒化物半導体層のエッチング除去等により素子分離領域が設けられる。さらに少なくともその一部が素子分離領域上に設けられた金属あるいは半導体で構成される低抵抗層よりなる第１のゲート電極と、少なくともその一部が第２の窒化物半導体層上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた金属あるいは半導体で構成される低抵抗層よりなる電荷蓄積用ゲート電極を有し、電荷蓄積用ゲートは第１の絶縁膜を介して前記導電チャネルと静電容量結合により第３の容量を構成する。さらに第１のゲート電極の少なくとも一部を覆うように第３の絶縁膜が設けられ、電荷蓄積用ゲート電極は第３の絶縁膜上にまで延在し、電荷蓄積用ゲート電極は第３の絶縁膜を容量結合膜として第１のゲート電極との静電容量結合により第１の容量を構成する。好ましい形態として、第３の絶縁膜は少なくともその一部が第１のゲート電極の上面と側面を覆うように形成されており、電荷蓄積用ゲート電極はその部分を少なくとも容量結合膜として含むように第１のゲート電極の上面から側面に渡って重なるように設けてもよい。又電荷蓄積用ゲート電極上には第２の絶縁膜が設けられ、第２の絶縁膜上に第２のゲート電極が設けられており、電荷蓄積用ゲート電極は第２の絶縁膜を介して第２のゲート電極との静電容量結合により第２の容量を構成する。第１のゲート電極と第２のゲート電極との間に印加する電圧により電荷蓄積用ゲート電極に負の電荷を蓄積する事ができ、又面方向に電荷蓄積用ゲート電極を挟んで第２の窒化物半導体層上にソース電極及びドレイン電極が設けられ、導電チャンネルを通過して該ソース電極と該ドレイン電極との間で流れる電流を第２のゲートに印加する電圧、あるいは同時に第１のゲート電極と第２のゲート電極に印加する電圧で遮断する閾値を電荷蓄積用ゲート電極に蓄積する負の電荷により正の値とする。
本願の第２の発明による窒化物半導体トランジスタ装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層を有し、第１の窒化物半導体層と第２の窒化物半導体層との界面近傍に誘起される伝導電子が導電チャネルを形成する。さらに少なくとも一部が第２の窒化物半導体層上に設けられた第４の絶縁膜と、第４の絶縁膜上に設けられた第１のゲート電極と、少なくともその一部が第２の窒化物半導体層上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた金属あるいは半導体で構成される低抵抗層よりなる電荷蓄積用ゲート電極を有し、電荷蓄積用ゲート電極は第１の絶縁膜を介して前記導電チャネルと静電容量結合により第３の容量を構成する。さらに第１ゲート電極の上面と側面には第３の絶縁膜が設けられ、電荷蓄積用ゲート電極は第３の絶縁膜上にまで延在し、電荷蓄積は第３の絶縁膜を介して第１のゲート電極との静電容量結合により第１の容量を構成する。又電荷蓄積用ゲート電極上には第２の絶縁膜が設けられ、さらに第２の絶縁膜上に第２のゲート電極が設けられており、電荷蓄積用ゲート電極は第２の絶縁膜を介して第２のゲート電極との静電容量結合により第２の容量を構成する。第１のゲート電極と第２のゲート電極との間に印加する電圧により電荷蓄積用ゲート電極に負の電荷を蓄積する事ができ、又面方向に電荷蓄積用ゲート電極を挟んで第２の窒化物半導体層上にソース電極及びドレイン電極が設けられ、導電チャンネルを通過して該ソース電極と該ドレイン電極との間で流れる電流を第２のゲート電極に印加する電圧、あるいは同時に第１のゲート電極と第２のゲート電極に印加する電圧で遮断する閾値を電荷蓄積用ゲート電極に蓄積する負の電荷により正の値とする。
本願の第１の発明及び第２の発明によれば、閾値を正の値にするために第２の窒化物半導体層の厚さをリセスエッチングにより薄くする必要なしに、あるいはリセスエッチングにより薄くした場合においてもその残りの厚さを十分に大きくすることにより、閾値のばらつきの少ないノーマリオフ窒化物半導体トランジスタ装置を得ることができる。さらに、第２の窒化物半導体層の厚さを大きくすることにより、第２のゲート電極に印加する正の電圧、あるいは第１のゲート電極と第２のゲート電極に同時に印加する正の電圧を増やして導電チャネルを流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置を得ることができる。
上記の発明の二つの好ましい形態において、何れも、第１の容量の容量値を第３の容量の容量値より大きくすることが好ましい。あるいは第１のゲート電極と第２のゲート電極に同時に電圧を印加して導電チャネルを流れる電流を遮断する場合においては、第１の容量の容量値と第２の容量の容量値の和を第３の容量の容量値より大きくすることが好ましい。これにより、第２のゲート電極および第１のゲート電極に印加する電圧に対するオン抵抗およびオン電流の依存性を高めることができる。この目的のため、例えば、第２の絶縁膜ないし第３の絶縁膜の誘電率を第１の絶縁膜の誘電率より大きくすることが好ましい。或いはまた、第３の絶縁膜を容量膜として電荷蓄積用ゲート電極と第１のゲート電極との間で形成される第１の容量の面積ないし第２の絶縁膜を容量膜として電荷蓄積用ゲート電極と第２のゲート電極との間で形成される第２の容量の面積を、第１の絶縁膜を容量膜として電荷蓄積用ゲート電極と導電チャネルとの間で形成される第３の容量の面積よりも大きくすることが好ましい。
第１の発明の更に別の好ましい一形態においては、第１の窒化物半導体層はＧａＮで構成され、第２の窒化物半導体層がＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成される。ＧａＮとＡｌｘＧａ１－ｘＮとの界面に誘起される導電チャネルは高い電子移動度を有するため、オン抵抗やオン電流等のスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。
さらに第１の発明の別の好ましい一形態においては、第１の絶縁膜の少なくとも最下層が酸化アルミニウムで構成される。酸化アルミニウムは窒化物半導体層との界面において界面準位を発生しにくいため、第２ゲート電極乃至第１のゲート電極に印加する正の電圧を増やし、第１の窒化物半導体層と第２の窒化物半導体層との界面に誘起される導電チャネルを流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。
本願の第１の発明もしくは第２の発明によれば、オン抵抗やオン電流等のスイッチとしての特性に優れ、かつ特性のばらつきの少ないノーマリオフ窒化物半導体トランジスタ装置が得られる。
図１（ａ）は本願第１の発明の一形態であるＦＥＴを示す平面図および断面図である。 図１（ｂ）は第１の実施例であるＦＥＴの各ノード間のキャパシタの等価回路図である。 図１（ｃ）は第２のゲート電極と第１のゲート電極を同電位とした際の、第１と第２のゲート電極をゲートとするＦＥＴの閾値と電荷蓄積層の蓄積電荷量との関係を示すグラフである。 図２（a）は電荷蓄積用ゲート電極に負電荷が多く蓄積された場合のバンドダイアグラム図である。 図２（ｂ）は電荷蓄積用ゲート電極に負電荷が多く蓄積された場合において、第２のゲート電極と第１のゲート電極に正の電圧が印加された場合の電荷蓄積用ゲート電極下のバンドダイアグラム図である。 図２（ｃ）は図２（ｂ）と同じ状況でのバンドダイアグラムにおける界面準位のエネルギー位置を示す図である。 図３は電荷蓄積用ゲート電極に電子を注入する動作を示すＦＥＴの断面図である。 図４は本願第２の発明の一形態であるＦＥＴの平面図と断面図である。 本願第１の発明の別の一形態であるＦＥＴの平面図と断面図である。 図６は本願第１の発明のさらに別の一形態であるＦＥＴの平面図と断面図である。 図７は本願第１の発明のさらに別の一形態であるＦＥＴの平面図である。 図８は本願第２の発明の別の一形態であるＦＥＴの平面図と断面図である。 図９は従来例であるＦＥＴの平面図と断面図である。 図１０は別の従来例であるＦＥＴの断面図である。 図１１（ａ）は従来例であるＦＥＴのバンドダイアグラムを示す図である。 図１１（ｂ）は同じく従来例であるＦＥＴのバンドダイアグラムを示す図である。 図１１（ｃ）は同じく従来例であるＦＥＴのバンドダイアグラムを示す図である。
図１（a）に本願第１の発明の一形態であるＦＥＴの平面図とそのＡ－Ａ’およびＢ－Ｂ’断面図を示す。基板１０１上にバッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４を順次積層する。基板１０１とバッファ層１０２は図９に例示した従来例の場合と同じ材料で形成される。次に平面図ないしＢ－Ｂ’断面図に示される様に、素子分離領域１１４をイオン打ち込みによりＡｌＧａＮ層１０４、ＧａＮ層１０３ないしバッファ層１０２を電気的に不活性化することにより形成する。素子分離領域内のＡｌＧａＮ層１０４、さらにその下のＧａＮ層１０３ないしバッファ層１０２を除去する方法を用いてもよい。後述する他の実施例における素子分離法も上記と同様である。次に平面図ないしＢ－Ｂ’断面図に示す様に素子分離領域１１４上に第４の絶縁膜１２９を介して金属あるいは半導体で構成される低抵抗材料よりなる第１のゲート電極１０７を設ける。次に、第２の窒化物半導体層１０４上に第１の絶縁膜１０５を介して金属あるいは半導体で構成される低抵抗材料よりなる電荷蓄積用ゲート電極１０６を設ける。電荷蓄積用ゲート電極１０６は少なくともその一部が素子分離領域１１４上で第３の絶縁膜１２８を介して第１のゲート電極１０７の側面と上面に接し静電容量結合により第１の容量を構成する。なお、第３の絶縁膜１２８は第１の絶縁膜１０５の形成と同時に同じ絶縁膜材料で形成してもよい。次に、電荷蓄積用ゲート電極１０６上に第２の絶縁膜１１１を介して第２のゲート電極１１２を設ける。第２ゲート電極１１２は少なくともその一部が第２の絶縁膜１１１を介して電荷蓄積用ゲート電極１０６の上面に面しており、電荷蓄積用ゲート電極１０６との間で静電容量結合により第２の容量を構成する。次に、あるいは以前の工程において、ＡｌＧａＮ層１０４上の面方向に電荷蓄積用ゲート電極１０６を挟んで第２の窒化物半導体層上にソース電極１０８およびドレイン電極１０９を設ける。一方、ＧａＮ層１０３とＡｌＧａＮ層１０４との界面に誘起される導電チャネル１１０と電荷蓄積層１０６は静電容量結合により第３の容量を構成し、導電チャネル１１０を介してソース電極１０８とドレイン電極１０９の間を流れる電流を第２のゲート電極１１２の電圧あるいは第１のゲート電極１０７と第２のゲート電極１１２に同時に印加する電圧を制御することにより変化させることができ、第２のゲート電極１１２あるいは第１のゲート電極と第２のゲート電極とに印加する電圧により当該電流を遮断する際の閾値が正の値となるように、電荷蓄積用ゲート電極１０６に負の電荷を蓄積する。なお、ＦＥＴのソース電極１０８とドレイン電極１０９との間のリークを防止するため、電荷蓄積用ゲート電極１０６端は素子分離領域１１４にまで延在している。ソース電極１０８と電荷蓄積用ゲート電極１０６、およびドレイン電極１０９と電荷蓄積用ゲート電極１０６の間の領域では、ＡｌＧａＮ層１０４の厚さは１０ナノメータ程度、あるいはそれ以上とし、十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネル１１０に誘起して、当該領域の抵抗を下げる。ＡｌＧａＮ層１０４のＡｌＮ混晶比、即ち、化学式をＡｌｘＧａ１－ｘＮと表記した際のｘの値は、ＧａＮと格子定数の異なるＡｌＧａＮが著しく格子緩和を起こさないように適宜調節する。通常、ｘは０.１から０.４の間で調節される。電荷蓄積用ゲート電極１０６は周囲を第１の絶縁膜１０５と第２の絶縁膜１１１と第３の絶縁膜１２８で覆われ、電気的に浮遊状態となる。よって、パッケージに封止した際は、ソース電極１０８とドレイン電極１０９と第１のゲート電極１０７と第２のゲート電極１１２のみ外部ピンに接続される。又は第１のゲート電極１０７と第２のゲート電極１１２をパッケージに封止する際ショートさせ１つの外部ピンとする方式もある。あるいは第１のゲート電極１０７をフローティングにして封止してもよい。外部ピンへ接続される電極が４つないし３つであることは、後述する他の実施例でも同様である。電荷蓄積用ゲート電極１０６として、金属層の他、不純物をドープした多結晶シリコンを使うことができる。その場合、不純物は燐、砒素、ボロン等を用いる。
図１（ａ）に示したＦＥＴの各ノード間容量を図１（ｂ）に示す。電荷蓄積用ゲート電極１０６直下の導電チャネル１１０との間には第３のキャパシタ１１５が、また、電荷蓄積用ゲート電極１０６と第１のゲート電極１０７との間にはキャパシタ１１７が、また、電荷蓄積用ゲート電極１０６と第２のゲート電極１１２との間にはキャパシタ１１６が形成される。キャパシタ１１７が本願の第１の発明における第１の容量、キャパシタ１１６が第２の容量、キャパシタ１１５が第３の容量である。電荷蓄積用ゲート電極１０６はキャパシタ１１７を介して第１のゲート電極１０７と静電容量結合しており、さらに電荷蓄積用ゲート電極１０６はキャパシタ１１５を介して導電チャネル１１０、特にゲート直下導電チャネル１１３と静電容量結合している。よって、電荷蓄積層１０６の電位は、第１のゲート電極１０７と第２のゲート電極１１２とゲート直下導電チャネル１１３の各電位と電荷蓄積用ゲート電極１０６に蓄積される電荷１１８によって決まる。ソース電極１０８の電位、ドレイン電極１０９の電位、ゲート直下導電チャネル１１３の電位と電荷蓄積層１０６内の蓄積電荷１１８を一定とすると、電荷蓄積層１０６電位は第１のゲート電極１０７電位と第２のゲート電極１１２電位で決まり、第２のゲート電極１１２もしくは第１のゲート電極１０７電位を高電位にすれば電荷蓄積層１０６も同じく高電位になる。また、ソース電極１０８電位、ドレイン電極１０９電位および第１のゲート電極１０７電位と第２のゲート電極１１２電位を一定とすれば、電荷蓄積用ゲート電極１０６電位は電荷蓄積用ゲート電極１０６内の蓄積電荷１１８で決まり、電荷蓄積用ゲート電極１０６内の蓄積電荷１１８が負であれば電荷蓄積用ゲート電極１０６の電位は低下する。よって第２ゲート１１２と第１のゲート１０７を同電位とした際に、両ゲートから見たＦＥＴの閾値電圧は電荷蓄積層１０６内の蓄積電荷１１８によって決まり、図１（ｃ）に模式的に示す様に、より多くの負電荷を蓄積すれば、より閾値電圧は高くなる。それ故、或る量以上の負電荷を電荷蓄積層１０６に蓄積すれば、ＦＥＴの閾値電圧を３Ｖ以上にでき、十分なノーマリオフ状態が達成される。
オン抵抗やオン電流の第２ゲート電極１１２の電圧依存性、あるいは第１ゲート電極１０７と第２ゲート電極１１２の両者に同時に印加する電圧依存性を高めるため、電荷蓄積用ゲート電極１０６とゲート直下導電チャネル１１３との間のキャパシタ１１５に比べ、電荷蓄積用ゲート電極１０６と第２ゲート電極１１２との間のキャパシタ１１６、あるいは電荷蓄積用ゲート電極１０６と第１ゲート電極１０６との間のキャパシタ１１６の容量を足した値を相対的に大きくする。
表１は電荷蓄積用ゲート電極へ負電荷注入の際の各ノードへの印加電圧を示す。
Figure 0007406774000001
電荷蓄積用ゲート電極１０６に電子を注入する方式としては、表１に示す電位を各ノードに印加する事で行う。つまり第２のゲート電極１１２に或る正の高電圧Vprogramを与え、第１のゲート電極１０７にVprogramより低電位であるVlow、例えば０Ｖを与える。又ソース１０８とドレイン電極１０９は浮遊状態とする。電荷蓄積用ゲート電極１０６は、第２の絶縁膜１１１を介して第２のゲート電極１１２との間に形成される第２の静電容量１１６により、VlowとVprogramの中間の或る高電位となる。電荷蓄積用ゲート電極１０６と第１のゲート電極１０７の間の電界が十分大きくなると、電子が第３の絶縁膜をトンネルし、電荷蓄積用ゲート電極に注入される。特に電荷蓄積用ゲート電極１０６がゲート電極の上面から側面に渡って重なるように設けられている場合、図３に示す様に、第１のゲート電極１０７のエッジ部が凸形状と成っており電界が高いため、エッジ部から電荷蓄積用ゲート電極１０６へと容易に電子がトンネルして行く。一定以上電子が電荷蓄積用ゲート電極１０６へと注入されると図１（ｃ）に示す様に、第１のゲート電極１０７と第２のゲートを同電位のゲートとするＦＥＴの閾値が正となる。
表２は表１とは異なる、電荷蓄積用ゲート電極へ負電荷注入の際の各ノードへの印加電圧を示す。
Figure 0007406774000002
電荷蓄積用ゲート電極１０６に電子を注入する第２の方式としては、表２に示す電位を各ノードに印加する事で行う。つまり第２のゲート電極１１２に或る正の高電圧Vprogramを与え、第１のゲート電極１０７をVprogramより低電位であるVlow、例えば０Ｖを与える。ソース電極１０８とドレイン電極１０９にはVprogram’を与える。尚、Vprogram’はVlowより高い電位に設定する。すると電荷蓄積用ゲート電極１０６は、第２の絶縁膜１１１を介して第２のゲート電極１１２との間の第２の静電容量１１６と、更に電荷蓄積用ゲート電極１０６とゲート直下導電チャネル間の第３の静電容量１１５により、Vlowより高電位となる。すると上記方式同様で、電荷蓄積用ゲート電極１０６と第１のゲート電極１０７の間の電界が十分大きくなると、電子が第３の絶縁膜をトンネルし、電荷蓄積用ゲート電極に注入される。特に電荷蓄積用ゲート電極１０６がゲート電極の上面から側面に渡って重なるように設けられている場合、図３に示す様に第１のゲート電極１０７のエッジ部が凸形状と成っており電界が高いため、エッジ部から電荷蓄積層１０６へと電子がトンネルして行く。一定以上電子が電荷蓄積用ゲート電極１０６へと注入されると図１（ｃ）に示す様に、第１のゲート電極１０７と第２のゲートを同電位のゲートとするＦＥＴの閾値が正となる。
ノーマリオフとなった場合のバンド図を図２（ａ）に示す。このバンド図は、第１のゲート電極１０７及び第２のゲート電極１１２に電圧が印加されていない場合について示したものである。電荷蓄積用ゲート電極１０６に負の蓄積電荷１１８が蓄積されると、電荷蓄積用ゲート電極１０６のポテンシャルエネルギーが上昇する。よって、ＡｌＧａＮ層１０４内に存在する分極（Ｐ）１１９による大きなポテンシャルエネルギーの降下があった場合においても、十分な負電荷１１８が有る場合には、その影響でＡｌＧａＮ層１０４とＧａＮ層１０３との界面における伝導体帯下端１２０はフェルミ準位（ＥF）１２１より上に位置するようになり、伝導電子が界面に形成されない。つまり図１（ｃ）で示される閾値が正の状態となる。
第２のゲート電極１１２と第１のゲート電極１０７は同電位とし、両ゲート電極に或る正のゲート電圧を印加した場合のバンド図を図２（ｂ）に示す。図１（ｂ）に示す容量結合により、電荷蓄積用ゲート電極１０６に実効的な正電圧１１２（Ｖと表示）が印加される。これにより、ＡｌＧａＮ層１０４とＧａＮ層１０３の界面において伝導帯下端１２０がフェルミ準位１２１より下に位置するようになり、伝導電子が誘起されて導電チャネル１１０に電流が流れる。本実施例においては、第１のゲート電極１０７および電荷蓄積用ゲート電極１０６下のＡｌＧａＮ層１０４の厚さを薄くすることなく、電荷蓄積用ゲート電極１０６に負の電荷を蓄積することによりトランジスタをノーマリオフとすることができる。そのため、従来技術におけるようなＡｌＧａＮ層１０４層をエッチングした残りの厚さがばらつくことによる閾値等の素子特性のばらつきの問題がない。また、電荷蓄積用ゲート電極１０６の下方のＡｌＧａＮ層１０４が十分厚いため、図２（ｃ）に示したように、絶縁膜１０５とＡｌＧａＮ層１０４との界面に存在するトラップ準位１２３のエネルギーはフェルミ準位１２１より上に位置するようになり、第１のゲート電極１０７および第２のゲート電極１１２への電圧印加による導電チャネル１１０への伝導電子の誘起を阻害することはない。
なお、本実施例では電荷蓄積用ゲート電極１０６の下方のＡｌＧａＮ層１０４を全くエッチングしない場合について説明したが、或る程度エッチングしてＡｌＧａＮ層１０４の厚さを薄くしてもよい。例えば、従来例である図９に示した構造に類似して、ＡｌＧａＮ層１０４に施したリセスエッチング部に絶縁膜１０５、電荷蓄積層１０６等を埋め込んで形成してもよい。この場合も、残りのＡｌＧａＮ層１０４の厚さを十分厚くすることにより、従来に比べ閾値電圧等の素子特性のばらつきが抑えられ、またトラップ準位による影響を回避することができる。
図４に本願第2の発明の一形態であるＦＥＴの平面図とそのＡ－Ａ’およびＢ－Ｂ’断面図を示す。基板１０１上にバッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４を順次積層する。基板１０１とバッファ層１０２は図９に例示した従来例の場合と同じ材料で形成される。次に平面図ないしＢ－Ｂ’断面図に示される様に、素子分離領域１１４をイオン打ち込みによりＡｌＧａＮ層１０４、ＧａＮ層１０３ないしバッファ層１０２を電気的に不活性化することなどにより形成する。次に金属あるいは半導体で構成される低抵抗材料よりなる第１のゲート電極１０７を第４の絶縁膜１２９を介して第２の窒化物半導体層１０４上に設ける。更に金属あるいは半導体で構成される低抵抗材料よりなる電荷蓄積用ゲート電極１０６を設ける。電荷蓄積用ゲート電極１０６は第３の絶縁膜１２８を介して第１のゲート電極１０７の側面と上面に接し静電容量結合により第１の容量を構成し、さらに電荷蓄積層１０６は少なくともその一部が第１の絶縁膜１０５を介して第２の窒化物半導体層１０４上に設けられており、ＧａＮ層１０３とＡｌＧａＮ層１０４との界面に誘起される導電チャネル１１０と電荷蓄積層１０６は静電容量結合により第３の容量を構成する。なお、第３の絶縁膜１２８は第１の絶縁膜１０５の形成と同時に同じ絶縁膜材料で形成してもよい。次に電荷蓄積用ゲート電極１０６上に第２の絶縁膜１１１を設け、さらに第２の絶縁膜上に第２のゲート電極１１２を設ける。第２ゲート電極１１２は少なくともその一部が第２の絶縁膜１１１を介して電荷蓄積用ゲート電極１０６の上面に面しており、電荷蓄積用ゲート電極１０６との間で静電容量結合により第２の容量が構成される。又ＡｌＧａＮ層１０４上の面方向に第１のゲート電極１０７と電荷蓄積用ゲート電極１０６を挟んで第２の窒化物半導体層上にソース電極１０８およびドレイン電極１０９を設け、導電チャネル１１０を介してソース電極１０８とドレイン電極１０９の間を流れる電流を第２のゲート電極１１２の電圧、あるいは第１のゲート電極１０７と第２のゲート電極１１２に同時に印加する電圧を制御することにより変化させることができ、第２のゲート電極の電圧、あるいは第１のゲート電極と第２のゲート電極とに同時に印加する電圧により当該電流を遮断する際の閾値が正の値となるように、電荷蓄積層１０６に負の電荷を蓄積する。なお、ＦＥＴのソース電極１０８とドレイン電極１０９との間のリークを防止するため、第１のゲート電極１０７と電荷蓄積用ゲート電極１０６端は素子分離領域１１４にまで延在するように設ける。ソース電極１０８と電荷蓄積用ゲート電極１０６、およびドレイン電極１０９と電荷蓄積用ゲート電極１０６の間の領域では、ＡｌＧａＮ層１０４の厚さは１０ナノメータ程度、あるいはそれ以上とし、十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネル１１０に誘起して、当該領域の抵抗を下げる。ＡｌＧａＮ層１０４のＡｌＮ混晶比、即ち、化学式をＡｌｘＧａ１－ｘＮと表記した際のｘの値は、ＧａＮと格子定数の異なるＡｌＧａＮが著しく格子緩和を起こさないように適宜調節する。通常、ｘは０.１から０.４の間で調節される。電荷蓄積用ゲート電極１０６は周囲を第１の絶縁膜１０５、第２の絶縁膜１１１、および第３の絶縁膜１２８で覆われ、電気的に浮遊状態となる。よって、パッケージに封止した際は、ソース電極１０８とドレイン電極１０９と第１のゲート電極１０７と第２のゲート電極１１２のみ外部ピンに接続される。又は第１のゲート電極１０７と第２のゲート電極１１２をパッケージに封止する際ショートさせ１つの外部ピンとする方式もある。あるいは第１のゲート電極１０７をフローティングにして封止してもよい。外部ピンへ接続される電極が４つないし３つであることは、後述する他の実施例でも同様である。電荷蓄積用ゲート電極１０６として、金属層の他、不純物をドープした多結晶シリコンを使うことができる。その場合、不純物は燐、砒素、ボロン等を用いる。
図４に示した本願の第２の発明では、第１のゲート電極１０７は素子活性領域に設けられている。このため、図１（ａ）に示した本願第１の発明に比べ、ソース電極１０８とドレイン電極１０９の間の距離が長くなり、オン抵抗などのスイッチとしての性能は及ばない。一方、第１のゲート電極が電荷蓄積用ゲート電極１０６のドレイン電極１０９側に設けられているため、スイッチの待機状態においてドレイン電極１０９に大電圧が印加されても、該電圧の殆どが第１のゲート電圧にかかり、第１のゲート電極１０７と電荷蓄積用ゲート電極１０６との間の電圧降下は小さく抑えられる。このため電荷蓄積用ゲート電極１０６のドレイン側エッジにおける電界の集中を緩和することができ、電荷蓄積用ゲート電極１０６とＡｌＧａＮ層１０４との間に局所的に過大な電位差が生じるのを抑えられ、電荷蓄積用ゲート電極１０６内の蓄積電荷１１８がより放出され難くなり、閾値の経時変化を抑えられる。
電荷蓄積層１０６に電子を注入する方式としては、第１の実施例と同様で、表１及び表２に示す電位を各ノードに印加する事で行う。
図５に本願第１の発明の別の一形態であるＦＥＴの平面図と断面図を示す。本実施例は、図１（a）に示した実施例において、ＡｌＧａＮ層１０４上に絶縁膜１３０を設け、絶縁膜１３０上にフィールドプレート１２４を加えたものであり、その他の部分は第１の実施例と同等である。尚、フィールドプレート１２４は平面図及びA―A’断面図に示す様に、ドレイン電極１０９と電荷蓄積用ゲート電極１０６との間に形成される。さらにフィールドプレート１２４は第２のゲート電極１１２と同一材料で、同時に形成する事も出来る。フィールドプレート１２４はソース電極１０８とほぼ同電位とする。これにより、第１のゲート電極１０７と第２のゲート電極１１２の電圧が０Ｖである待機時にドレイン電極１０９に高い電圧が印加されても電荷蓄積用ゲート電極１０６のドレイン側エッジにおける電界の集中を緩和することができ、電荷蓄積用ゲート電極１０６とＡｌＧａＮ層１０４との間に局所的に過大な電位差が生じるのを抑えられ、電荷蓄積用ゲート電極１０６内の蓄積電荷１１８がより放出され難くなり、閾値の経時変化を抑えられる。
図６に本願第１の発明のさらに別の一形態であるＦＥＴの平面図と断面図を示す。本実施例は、図１（a）に示した実施例に当たる電荷蓄積層１０６とドレイン電極１０９間に第３のゲート電極１２５を加えたものである。これにより、第１のゲート電極１０７と第２のゲート電極１１２の電圧が０Ｖである待機時にドレイン電極１０９に高い電圧が印加されても電荷蓄積用ゲート電極１０６のドレイン側エッジにおける電界の集中を緩和することができ、電荷蓄積用ゲート電極１０６とＡｌＧａＮ層１０４との間に局所的に過大な電位差が生じるのを抑えられ、電荷蓄積用ゲート電極１０６内の蓄積電荷１１８がより放出され難くなり、閾値の経時変化を抑えられる。第３のゲート電極１２５は第１の絶縁膜１０５上に設ける。第３のゲート電極は電荷蓄積用ゲート電極１０６と同一の材料で同時に構成してもよい。なお、第３のゲート電極１２５下部の絶縁膜は第１の絶縁膜１０５とは別の絶縁膜を用いてもよい。あるいは絶縁膜を介さずに第２の窒化物半導体層上に形成してもよい。
図７に本願第１の発明のさらに別の一形態であるＦＥＴの平面図を示す。本実施例における素子の基本構造は、図１（ａ）に示した実施例と同じであるが、本実施例ではソース電極１０８およびドレイン電極１０９が複数のフィンガで構成されており、電荷蓄積用ゲート電極１０６及び第２のゲート電極１１２がソース電極１０８、ドレイン電極１０９の各フィンガ間を縫うように配置されている。第１のゲート電極１０７は素子分離領域１１４上に配置されており、第１の実施例同様に電荷蓄積層との間に第３の絶縁膜１２８を介して第１の容量を構成する。素子分離領域１１４に電荷蓄積用ゲート電極１０６と第１のゲート電極１０７で構成されるキャパシタ１１７が配置されている点は第１の実施例と同様である。本実施例では複数のソースおよびドレインフィンガを用いＦＥＴのゲート幅を増大させることにより、大電流のスイッチ動作が可能となる。図７は図１（ａ）に示した基本構造を有する場合について示したが、図５で説明したようにフィールドプレート１２４を付加してもよい。この場合はフィールドプレート１２４も電荷蓄積用ゲート電極１０６、第２のゲート電極１１２と同様にソース電極１０８、ドレイン電極１０９の各フィンガ間を縫うように配置すればよい。さらに図６で説明したように第３のゲート電極１２５を付加してもよい。この場合、第３のゲート電極１２５も電荷蓄積用ゲート電極１０６、第２のゲート電極１１２と同様にソース電極１０８、ドレイン電極１０９の各フィンガ間を縫うように配置すればよい。
図８に本願第2の発明の別の一形態であるＦＥＴの平面図を示す。本実施例における素子の基本構造は、図４に示した第２の実施例と同じであるが、本実施例ではソース電極１０８およびドレイン電極１０９が複数のフィンガで構成されており、第１のゲート電極１０７、電荷蓄積用ゲート電極１０６及び第２のゲート電極１１２がソース電極１０８、ドレイン電極１０９の各フィンガ間を縫うように配置されている。これにより、大電流のスイッチ動作が可能となる。
本実施例による窒化物半導体ＦＥＴは、電源回路等に用いられるパワースイッチング素子として有望であるが、高周波トランジスタとして用いても良い。この場合、第２のゲート電極１１２及び第１のゲート電極１０７は、高周波トランジスタにおいて通常ゲート電極と呼ばれる電極と同等である。ＦＥＴはノーマリオフ、即ち、エンハンスメント型の動作をするため、ゲート電極とドレイン電極に印加する電圧が共に正の電圧となる。このため、トランジスタを正の単一電源で動作させることができ、供給電源の簡略化が可能となる。また、ゲート電極として作用する第２のゲート電極１１２及び第１のゲート電極１０７の下のＡｌＧａＮ層１０４が厚いため、閾値のばらつきを小さく抑えられる。さらに、絶縁膜１０５とＡｌＧａＮ層１０４との界面に存在するトラップ準位１２３の影響を受け難くなるため、相互コンダクタンス、最大ドレイン電流等の特性に優れる高周波トランジスタが得られる。
上述の実施例においては、窒化物半導体としてＧａＮおよびＡｌＧａＮを用いる場合について説明した。ＡｌＧａＮのバンドギャップはＧａＮのバンドギャップより大きいため、ＡｌＧａＮとＧａＮとの界面のＧａＮ側に導電チャネルが形成される。上述の実施例においてはこの導電チャネルを用いている。本発明はＧａＮ、ＡｌＧａＮ以外の窒化物半導体を用いてもよい。例えば、ＩｎＮ、ＩｎＧａＮ、ＩｎＡｌＮ等のＩｎを含む窒化物半導体を用いてもよい。あるいは組成の異なる窒化物半導体の多層構造を用いてもよい。材料および組成は、下層の主要部分がバンドギャップの小さい窒化物半導体で形成され、上層の主要部分がバンドギャップの大きい窒化物半導体で形成されるように選べばよい。
第２の窒化物半導体の表面保護等の目的で、第２の窒化物半導体とは組成の異なる別の窒化物半導体を挿入してもよい。例えば、第１の窒化物半導体をＧａＮ、第２の窒化物半導体をＡｌＧａＮとする場合、ＡｌＧａＮ直上に薄いＧａＮ層を挿入してもよい。
本発明の窒化物半導体トランジスタ装置は、主として、電源回路等で用いられるパワースイッチとして有用である。それに加え、無線通信、センサ等に用いられる高周波トランジスタとしても有用である。
１０１・・・基板、１０２・・・バッファ層、１０３・・・ＧａＮ層、１０４・・・ＡｌＧａＮ層、１０５・・・第１の絶縁膜、１０６・・・電荷蓄積用ゲート電極、１０７・・・第１のゲート電極、１０８・・・ソース電極、１０９・・・ドレイン電極、１１０・・・導電チャネル、１１１・・・第２の絶縁膜、１１２・・・第の２ゲート電極、１１３・・・ゲート直下導電チャネル、１１４・・・素子分離領域、１１５・・・電荷蓄積用ゲート電極とゲート直下導電チャネル間キャパシタ、１１６・・・電荷蓄積用ゲート電極と第２のゲート電極間キャパシタ、１１７・・・電荷蓄積用ゲート電極と第１のゲート電極間キャパシタ、１１８・・・蓄積電荷、１１９・・・ＡｌＧａＮ層内に存在する分極（Ｐ）、１２０・・・伝導体帯下端、１２１・・・フェルミ準位（ＥＦ）、１２２・・・電荷蓄積用ゲート電極の正電圧、１２３・・・トラップ準位、１２４・・・フィールドプレート、１２５・・・第３のゲート電極、１２８・・・第３の絶縁膜、１２９・・・第４の絶縁膜、１３０・・・絶縁膜、１００１・・・基板、１００２・・・バッファ層、１００３・・・ＧａＮ層、１００４・・・ＡｌＧａＮ層、１００５・・・絶縁膜、１００６・・・リセスエッチング部、１００７・・・ゲート電極、１００８・・・ソース電極、１００９・・・ドレイン電極、１０１０・・・導電チャネル、１１０１・・・基板、１１０２・・・バッファ層、１１０３・・・ＧａＮ層、１１０４・・・ＡｌＧａＮ層、１１０５・・・絶縁膜、１１０６・・・リセスエッチング部、１１０７・・・ゲート電極、１１０８・・・ソース電極、１１０９・・・ドレイン電極、１１１０・・・導電チャネル、１１１１・・・導電チャネル、１２０１・・・伝導帯下端、１２０２・・・ＡｌＧａＮ層内に存在する分極（Ｐ）、１２０３・・・フェルミ準位（ＥF）、１２０４・・・トラップ準位、１２０５・・・正のゲート電圧

Claims (10)

  1. 基板と、前記基板上に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層の少なくとも一部の窒化物半導体よりバンドギャップの大きい窒化物半導体を少なくとも含む第２の窒化物半導体層と、前記第２の窒化物半導体層上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２のゲート電極と、面方向に前記電荷蓄積用ゲート電極を挟んで設けられたソース電極およびドレイン電極と、前記基板上に設けられた電気的に不活性な素子分離領域と、前記電荷蓄積用ゲート電極と絶縁膜を介して容量結合することにより第１の容量を形成する第１のゲート電極とを有し、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に導電チャネルが形成され、前記ソース電極と前記電荷蓄積用ゲート電極との間は前記導電チャネルで電気的に接続され、前記ドレイン電極と前記電荷蓄積用ゲート電極との間は前記導電チャネルで電気的に接続され、前記第２のゲート電極に印加する電圧或は前記第２のゲート電極と前記第１のゲート電極に同時に印加する電圧で前記導電チャネルを介し前記ソース電極と前記ドレイン電極との間に流れる電流を遮断する閾値電圧を調節するために、前記電荷蓄積用ゲート電極に電荷が蓄積され、前記電荷は前記第１のゲート電極から前記第１の容量を介して電子注入することにより前記電荷蓄積用ゲート電極に蓄積され、前記電子注入は前記第１のゲート電極の電位を前記第２のゲート電極の電位より低くすることにより行われることを特徴とする窒化物半導体トランジスタ装置。
  2. 前記第１のゲート電極が前記素子分離領域上に設けられたことを特徴とする請求項１に記載の窒化物半導体トランジスタ装置。
  3. 少なくともその一部が前記素子分離領域上に形成された第３の絶縁膜を有し、前記電荷蓄積用ゲート電極は前記素子分離領域に存在する前記第１のゲート電極に延在し前記第３の絶縁膜を容量結合膜として前記第１のゲート電極との間に前記第１の容量を形成することを特徴とする請求項２に記載の窒化物半導体トランジスタ装置。
  4. 前記第１の容量は前記第３の絶縁膜を容量結合膜として前記第１のゲート電極と前記電荷蓄積用ゲート電極が形成する凸形状のエッジ部を少なくとも含み、前記電荷蓄積用ゲート電極への電子注入が前記凸形状のエッジ部におけるトンネルにより行われること特徴とする請求項３に記載の窒化物半導体トランジスタ装置。
  5. 前記第３の絶縁膜の少なくとも一部は前記第１のゲート電極の上面と側面を覆うように形成されており、前記電荷蓄積用ゲート電極は前記第３の絶縁膜の前記第１のゲート電極の上面と側面を覆うように形成された部分を少なくとも容量結合膜として含むように前記第１のゲート電極の上面から側面に渡って重なるように設けられたことにより前記凸形状のエッジ部が前記第１の容量に含まれることを特徴とする請求項４に記載の窒化物半導体トランジスタ装置。
  6. 前記第２のゲート電極に印加する電圧或は前記第２のゲート電極および前記第１のゲート電極に同時に印加する電圧の前記閾値電圧が正の値となるように前記電荷蓄積用ゲート電極に蓄積する前記電荷が調節されることを特徴とする請求項１に記載の窒化物半導体トランジスタ装置。
  7. 前記電荷蓄積用ゲート電極と電荷蓄積用ゲート電極直下の前記導電チャネルの間に前記第１の絶縁膜を介して第３の容量が形成され、前記電荷蓄積用ゲート電極と前記第２のゲート電極の間に前記第２の絶縁膜を介して第２の容量が形成され、前記第２の容量の容量値もしくは前記第１の容量の容量値と前記第２の容量の容量値の和を前記第３の容量の容量値より大きくしたことを特徴とする請求項１に記載の窒化物半導体トランジスタ装置。
  8. 前記第１の窒化物半導体層がＧａＮで構成されており、前記第２の窒化物半導体層がＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成されていることを特徴とする請求項１乃至７のいずれか一項に記載の窒化物半導体トランジスタ装置。
  9. 前記第１の絶縁膜の少なくとも最下層が酸化アルミニウムで構成されていることを特徴とする請求項１乃至７のいずれか一項に記載の窒化物半導体トランジスタ装置。
  10. 前記第１のゲート電極は前記第２の窒化物半導体層上に設けられ、前記第１のゲート電極の上面と側面を覆うように第３の絶縁膜が形成され、前記第１の容量は前記電荷蓄積用ゲート電極が前記第１のゲート電極に延在し前記第３の絶縁膜を容量結合膜として前記第１のゲート電極の上面から側面に渡って覆うように設けられることにより形成されたことを特徴とする請求項１に記載の窒化物半導体トランジスタ装置。
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