KR20140142147A - 반도체장치 및 반도체장치의 제조방법 - Google Patents

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타츠오 나카야마
야스히로 오카모토
히로시 카와구치
토시유키 타케와키
노부히로 나구라
타카유키 나가이
요시나오 미우라
히로노부 미야모토
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Abstract

[과제] 반도체장치의 특성을 향상시킨다.
[해결 수단] 기판(S)의 상방에 형성된 버퍼층(BU), 채널층(CH) 및 장벽층(BA)과, 장벽층(BA)을 관통하여 채널층(CH)의 내부까지 도달하는 홈(T)과, 이 홈(T) 내에 게이트 절연막(GI)을 개재하여 배치된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상의 드레인 전극(DE) 및 소스 전극(SE)을 가지도록 반도체장치를 구성한다. 그리고, 게이트 절연막(GI)은, 홈(T)의 단부로부터 드레인 전극(DE)측으로 연장되고, 홈(T)의 단부 측에 위치하는 제1부와, 제1부 보다 드레인 전극(DE)측으로 위치하며, 제1부 보다 막두께가 큰 제2부를 갖는다. 제1부는, 절연막(IF2)의 단층막으로 이루어지고, 제2부는, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진다. 이와 같이, 홈(T)의 드레인 전극(DE)측의 단부에 있어서, 제1부의 막두께를 작게 하는 것에 의해, 온 저항을 저감할 수 있다.

Description

반도체장치 및 반도체장치의 제조방법{Semiconductor device and method of manufacturing semiconductor device}
본 발명은, 반도체장치 및 반도체장치의 제조방법에 관한 것으로, 예를 들면, 질화물 반도체를 이용한 반도체장치 및 그 제조방법에 적합하게 이용 가능한 것이다.
근년, Si 보다 큰 밴드 갭을 가지는 III-V족의 화합물을 이용한 반도체장치가 주목받고 있다. 그 중에서도, 1) 절연 파괴 전계가 큰 점, 2) 전자 포화 속도가 큰 점, 3) 열전도율이 큰 점, 4) AlGaN와 GaN의 사이에 양호한 헤테로 접합이 형성가능한 점, 및 5) 무독(無毒)이며 안전성이 높은 재료인 점등의 이점을 가지는 질화 갈륨(GaN)을 이용한 반도체장치의 개발이 진행되고 있다.
게다가, 고내압 및 고속 스위치 특성으로부터, 질화 갈륨을 이용한 파워 MISFET(Metal Insulator Semiconductor Field Effect Transistor)이며, 노멀리-오프 동작(normally-off operation)이 가능한 반도체장치의 개발이 진행되고 있다.
예를 들면, 이하의 비특허문헌 1에는, AlGaN와 GaN의 헤테로 접합을 이용해, 노멀리-오프 동작시키기 위해서, 게이트 리세스를 헤테로 접합보다 백(back)측으로 판 구조의 MISFET가 개시되어 있다.
또한, 이하의 비특허문헌 2에는, 게이트 리세스를 헤테로 접합보다 백측으로 팠을 때에, 절연막을 패터닝 개구한 마스크를 이용해, 그 절연막을 디바이스 중에 잔존시킨 MISFET가 개시되어 있다.
또한, 이하의 비특허문헌 3에는, 질화막을, AlGaN/GaN 헤테로 접합계 에피(epi)의 표면 보호막에 적용한 경우에 있어서의 AlGaN의 표면 포텐셜의 저감 효과에 대한 기재가 있다. 예를 들면, 질화막을, Cat-CVD(Catalitic Chemical Vapor Deposition)로 형성한 경우에, 표면 포텐셜 저감 효과가 상당히 큰 것이 개시되어 있다.
또한, 이하의 비특허문헌 4에는, ECR 스퍼터 성막에 의한 각종의 보호막을 AlGaN/GaN 헤테로 접합계 에피의 표면 보호막에 적용한 경우에 있어서, 표면 보호막과 AlGaN의 계면에서의 표면 포텐셜 장벽 높이와 계면시트 전하 밀도에 대한 기재가 있다.
또한, 이하의 특허문헌 1에는, 게이트 리세스를 가지는 트랜지스터는 아니지만, 필드 플레이트층의 두께를 단계적으로 변화시킨 헤테로 접합 전계 효과 트랜지스터가 개시되어 있다.
또한, 이하의 특허문헌 2 및 특허문헌 3에는, 게이트 리세스를 가지는 반도체장치는 아니지만, 게이트 전극과 일체로 형성된 제1 필드 플레이트 전극과, 소스 전극과 일체로 형성된 제2 필드 플레이트 전극을 가지는 반도체장치가 개시되어 있다.
일본 특허 제4888115호 공보 일본 특허 제4417677호 공보 미국특허 제7075125호 명세서
N. Ikeda et al., "Over 1. 7 kV normally-off GaN hybrid MOS-HFETs with a lower on-resistance on a Si substrate", IE3 International Symposium on Power Semiconductor Devices and ICs (ISPSD), pp. 284-287, 2011. K. Ota et al., "A Normally-off GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique", International Electron Device Meeting (IEDM) 2009, IEDM09-154, 2009. N. Onojima et al., "Reduction in potential barrier height of AlGaN/GaN heterostructures by SiN passivation", J. Appl. Phys. 101, 043703 (2007). N. Maeda et al., "Systematic Study of Deposition Effect (Si3N4, SiO2, AlN, and Al2O3) on Electrical Properties in AlGaN/GaN Heterostructures", Jpn. J. Appl. Phys., Vol. 46, No. 2 (2007), pp. 547-554
본 발명자는, 상기와 같은 질화물 반도체를 이용한 반도체장치의 연구 개발에 종사하고 있고, 노멀리-오프형의 반도체장치의 특성 향상에 대해서, 다양하게 검토하고 있다. 그 과정에서, 질화물 반도체를 이용한 반도체장치의 특성에 대해 한층 더 개선의 여지가 있는 것이 판명되었다.
기타 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본 발명에서 개시되는 실시형태 가운데, 대표적인 개요를 간단하게 설명하면, 다음과 같다.
본 발명에서 개시되는 일 실시형태에 따른 반도체장치는, 홈내에 게이트 절연막을 개재하여 배치된 게이트 전극을 가지는 반도체장치이다. 이 게이트 절연막을, 홈의 단부로부터 제1 전극 측으로 연장하여, 홈의 단부 측에 위치하는 제1부와, 제1부 보다 제1 전극 측으로 위치하며 상기 제1부 보다 막두께가 큰 제2부를 가지도록 구성한다.
본 발명에서 개시되는 일 실시형태에 따른 반도체장치의 제조방법은, 제1막을 마스크로서, 제1 질화물 반도체층 및 제2 질화물 반도체층의 적층체를 에칭하는 것에 의해, 제2 질화물 반도체층을 관통하여, 제1 질화물 반도체층의 내부까지 도달하는 홈을 형성하는 공정을 갖는다. 그리고, 제1막의 단부를 홈의 단부로부터 후퇴시킨 후, 홈의 내부를 포함한 제1막 상에, 제2막을 형성한다.
본 발명에서 개시되는 이하에 나타내는 대표적인 실시형태에 따른 반도체장치에 의하면, 반도체장치의 특성을 향상시킬 수 있다.
또한, 본 발명에서 개시되는 이하에 나타내는 대표적인 실시형태에 따른 반도체장치의 제조방법에 의하면, 특성이 양호한 반도체장치를 제조할 수 있다.
[도 1] 실시형태 1의 반도체장치의 구성을 나타내는 단면도이다.
[도 2] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도이다.
[도 3] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 2에 이어지는 제조공정을 나타내는 단면도이다.
[도 4] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 3에 이어지는 제조공정을 나타내는 단면도이다.
[도 5] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 4에 이어지는 제조공정을 나타내는 단면도이다.
[도 6] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 5에 이어지는 제조공정을 나타내는 단면도이다.
[도 7] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 6에 이어지는 제조공정을 나타내는 단면도이다.
[도 8] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 7에 이어지는 제조공정을 나타내는 단면도이다.
[도 9] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 8에 이어지는 제조공정을 나타내는 단면도이다.
[도 10] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 9에 이어지는 제조공정을 나타내는 단면도이다.
[도 11] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 10에 이어지는 제조공정을 나타내는 단면도이다.
[도 12] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 11에 이어지는 제조공정을 나타내는 단면도이다.
[도 13] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 12에 이어지는 제조공정을 나타내는 단면도이다.
[도 14] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 13에 이어지는 제조공정을 나타내는 단면도이다.
[도 15] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 14에 이어지는 제조공정을 나타내는 단면도이다.
[도 16] 실시형태 1의 반도체장치의 제조공정을 나타내는 단면도로서, 도 15에 이어지는 제조공정을 나타내는 단면도이다.
[도 17] 비교 예의 반도체장치의 구성을 모식적으로 나타내는 단면도이다.
[도 18] 실시형태 1의 반도체장치의 게이트 전극 근방의 구성을 모식적으로 나타내는 단면도이다.
[도 19] 실시형태 1의 반도체장치의 변형예 1의 구성을 모식적으로 나타내는 단면도이다.
[도 20] 실시형태 1의 반도체장치의 변형예 2의 구성을 모식적으로 나타내는 단면도이다.
[도 21] 실시형태 2의 반도체장치의 구성을 모식적으로 나타내는 단면도이다.
[도 22] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도이다.
[도 23] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 22에 이어지는 제조공정을 나타내는 단면도이다.
[도 24] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 23에 이어지는 제조공정을 나타내는 단면도이다.
[도 25] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 24에 이어지는 제조공정을 나타내는 단면도이다.
[도 26] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 25에 이어지는 제조공정을 나타내는 단면도이다.
[도 27] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 26에 이어지는 제조공정을 나타내는 단면도이다.
[도 28] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 27에 이어지는 제조공정을 나타내는 단면도이다.
[도 29] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 28에 이어지는 제조공정을 나타내는 단면도이다.
[도 30] 실시형태 2의 반도체장치의 제조공정을 나타내는 단면도로서, 도 29에 이어지는 제조공정을 나타내는 단면도이다.
[도 31] 실시형태 2의 반도체장치의 다른 제조공정을 나타내는 단면도이다.
[도 32] 실시형태 2의 반도체장치의 다른 제조공정을 나타내는 단면도로서, 도 31에 이어지는 제조공정을 나타내는 단면도이다.
[도 33] 반도체장치의 온 저항과 후퇴량의 관계를 나타내는 그래프이다.
[도 34] 반도체장치의 온 저항과 테이퍼각의 관계를 나타내는 그래프이다.
[도 35] 반도체장치의 S치와 테이퍼각의 관계를 나타내는 그래프이다.
[도 36] 후퇴량 Ld=0의 경우, 후퇴량 Ld=0.2㎛의 경우 및 필드 플레이트 전극이 없는 경우의 반도체장치의 전계 강도 분포를 나타내는 그래프이다.
[도 37] 필드 플레이트 전극이 없는 반도체장치의 구성을 모식적으로 나타내는 단면도이다.
[도 38] 실시형태 3의 반도체장치의 구성을 모식적으로 나타내는 단면도이다.
[도 39] 실시형태 3의 반도체장치의 제조공정을 나타내는 단면도이다.
[도 40] 실시형태 3의 반도체장치의 제조공정을 나타내는 단면도로서, 도 39에 이어지는 제조공정을 나타내는 단면도이다.
[도 41] 실시형태 3의 반도체장치의 제조공정을 나타내는 단면도로서, 도 40에 이어지는 제조공정을 나타내는 단면도이다.
[도 42] 실시형태 3의 반도체장치의 제조공정을 나타내는 단면도로서, 도 41에 이어지는 제조공정을 나타내는 단면도이다.
[도 43] 실시형태 3의 반도체장치의 제조공정을 나타내는 단면도로서, 도 42에 이어지는 제조공정을 나타내는 단면도이다.
[도 44] 실시형태 3의 반도체장치의 제조공정을 나타내는 단면도로서, 도 43에 이어지는 제조공정을 나타내는 단면도이다.
[도 45] 실시형태 3의 반도체장치의 제조공정을 나타내는 단면도로서, 도 44에 이어지는 제조공정을 나타내는 단면도이다.
[도 46] 실시형태 4의 전자 장치의 구성을 나타내는 회로도이다.
이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정 수로 한정되는 것이 아니라, 특정 수 이상이거나 이하여도 좋다.
게다가, 이하의 실시형태에 있어서, 그 구성요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 분명하게 필수적이라고 여겨지는 경우 등을 제외하고, 반드시 필수의 것은 아니다. 마찬가지로, 이하의 실시형태에 있어서, 구성요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 여겨지는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함한다)에 대해서도 마찬가지이다.
이하, 실시형태를 도면에 근거하여 상세하게 설명한다. 또한 실시형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 가지는 부재에는 동일 또는 관련하는 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호로 기호를 추가하여 개별 또는 특정 부위를 나타내는 경우가 있다. 또한, 이하의 실시형태에서는, 특별히 필요한 때 이외는 동일 또는 동일한 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시형태에서 이용하는 도면에 있어서는, 단면도라도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우가 있다.
또한, 단면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것은 아니며, 도면을 알기 쉽게 하기 위해, 특정 부위를 상대적으로 크게 표시하는 경우도 있다.
(실시형태 1)
이하, 도면을 참조하면서 본 실시형태의 반도체장치에 대해 상세하게 설명한다. 도 1은, 본 실시형태의 반도체장치의 구성을 나타내는 단면도이다. 도 2 ~ 도 16은, 본 실시형태의 반도체장치의 제조공정을 나타내는 단면도이다.
[구조 설명]
도 1은, 본 실시형태의 반도체장치의 구성을 나타내는 단면도이다. 도 1에 나타내는 반도체장치는, 질화물 반도체를 이용한 MIS(Metal Insulator Semiconductor) 형의 전계 효과 트랜지스터(FET；Field Effect Transistor)이다. 이 반도체장치는, 고전자 이동도 트랜지스터(HEMT：High Electron Mobility Transistor)나 파워트랜지스터라고도 불린다. 본 실시형태의 반도체장치는, 이른바 리세스 게이트형의 반도체장치이다.
본 실시형태의 반도체장치에 있어서는, 기판(S) 상에, 핵생성층(nucleus forming layer: NUC), 왜(歪)완화층(strain relaxing layer: STR), 버퍼층(BU), 채널층(전자 주행층이라고도 한다)(CH) 및 장벽층(BA)이 순서적으로 형성되어 있다. 게이트 전극(GE)은, 장벽층(BA)을 관통해, 채널층의 내부까지 도달하는 홈(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되어 있다. 채널층(CH)이나 장벽층(BA)은 질화물 반도체로 이루어지고, 장벽층(BA)은, 채널층(CH)보다 밴드 갭이 넓은 질화물 반도체이다.
채널층(CH)과 장벽층(BA)의 계면근방의 채널층(CH) 측에, 2 차원 전자 가스(2 DEG)가 생성된다. 또한, 게이트 전극(GE)에 양의 전위(역치 전위)가 인가되었을 경우에, 게이트 절연막(GI)와 채널층(CH)의 계면근방에는, 채널(C)이 형성된다. 이 채널(C)이 형성되는 영역의 저항으로서는, 홈(T)의 저면을 따라서 생기는 MIS 채널의 저항인 채널 저항(Rch), 홈(T)의 소스 전극(SE)측의 측면(측벽이라고도 한다)을 따라서 생기는 MIS 채널의 저항인 채널 저항(Ras), 및 홈(T)의 드레인 전극(DE)측의 측면을 따라서 생기는 MIS 채널의 저항인 채널 저항(Rad)이 있다.
상기 2 차원 전자 가스(2 DEG)는 다음의 메카니즘으로 형성된다. 채널층(CH)이나 장벽층(BA)을 구성하는 질화물 반도체(여기에서는, 질화 갈륨계의 반도체)는, 각각, 금제대폭(禁制帶幅)(밴드 갭)이나 전자 친화력이 다르다. 이 때문에, 이러한 반도체의 접합면에, 우물형 포텐셜(well-type potential)이 생성된다. 이 우물형 포텐셜 내에 전자가 축적되는 것에 의해, 채널층(CH)과 장벽층(BA)의 계면 근방에, 2 차원 전자 가스(2 DEG)가 생성된다.
여기서, 채널층(CH)과 장벽층(BA)의 계면근방에 형성되는, 2 차원 전자 가스(2 DEG)는, 게이트 전극(GE)이 형성되어 있는 홈(T)에 의해 분단되어 있다. 이 때문에, 본 실시형태의 반도체장치에 있어서는, 게이트 전극(GE)에 양의 전위(역치 전위)가 인가되지 않은 상태에서 오프 상태를 유지할 수 있고, 게이트 전극(GE)에 양의 전위(역치 전위)를 인가한 상태에서 온 상태를 유지할 수 있다. 이와 같이, 노멀리-오프 동작을 행할 수 있다.
본 실시형태의 반도체장치의 구성에 대해서, 더욱 상세하게 설명한다. 도 1에 나타내는 바와 같이, 본 실시형태의 반도체장치는, 기판(S) 상에, 핵생성층(NUC)이 형성되고, 핵생성층(NUC) 상에, 왜완화층(STR)이 형성되어 있다. 핵생성층(NUC)은, 왜완화층(STR) 등의 상부에 형성되는 층이 성장할 때의 결정핵(結晶核) 을 생성시키기 위해서 형성한다. 또한, 상부에 형성되는 층으로부터 기판(S)에, 상부에 형성되는 층의 구성 원소(예를 들면, Ga 등)가 확산하여, 기판(S)이 변질되는 것을 막기 위해서 형성한다. 또한, 왜완화층(STR)은, 기판(S)에 대한 응력을 완화하여, 기판(S)에 휨이나 크랙이 발생하는 것을 억제하기 위해 형성한다.
이 왜완화층(STR) 상에는, 버퍼층(BU)이 형성되고, 버퍼층(BU) 상에, 질화물 반도체로 이루어진 채널층(전자 주행층이라고도 한다)(CH)이 형성되며, 채널층(CH)상에, 질화물 반도체로 이루어진 장벽층(BA)이 형성되어 있다. 즉, 왜완화층(STR)의 주면(상면) 상에, 버퍼층(BU)과 채널층(CH)과 장벽층(BA)이, 아래로부터 순서적으로 형성(적층)되어 있다. 장벽층(BA) 상에는, 소스 전극(SE) 및 드레인 전극(DE)이 각각 오믹층을 통하여 형성되어 있다. 버퍼층(BU)은, 채널층(CH)과 왜완화층(STR) 사이에 위치하는 중간층이다.
게이트 전극(GE)은, 절연막(IF1) 및 장벽층(BA)을 관통해, 채널층(CH)의 내부까지 파인 홈(트렌치, 리세스라고도 한다)(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되어 있다.
게이트 절연막(GI)은, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진다. 절연막(IF1)은, 개구 영역(OA1)에 개구부를 갖는다. 이 개구부는, 홈(T)의 형성 영역(개구 영역(OA2))보다 드레인 전극(DE) 측으로, 거리 Ld 만큼 넓은 영역에 설치된다. 바꿔말하면, 절연막(IF1)은, 홈(T)의 드레인 전극(DE)측의 단부로부터 거리 Ld 만큼 후퇴하고 있다. 이 거리 Ld를 "후퇴량 Ld"라고 부르기도 한다.
이와 같이, 절연막(IF1)을, 홈(T)의 드레인 전극(DE)측의 단부로부터 거리 Ld 만큼 후퇴시켜 배치하고, 또한, 홈(T)의 내부를 포함한 절연막(IF1)의 상부에 절연막(IF2)을 배치한다. 이에 따라, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 게이트 절연막(GI)의 막두께가, 홈(T)의 드레인 전극(DE)측의 단부에 있어서는, 절연막(IF1)의 막두께와 대응하는 막두께 T1으로 되고, 후퇴량 Ld를 넘어선 드레인 전극(DE) 측에 있어서는, 절연막(IF1)과 절연막(IF2)의 막두께의 합에 대응하는 막두께 T2(＞T1)으로 된다.
또한, 달리 말하면, 게이트 절연막(GI)은, 홈(T)의 드레인 전극(DE)측의 단부로부터 드레인 전극(DE)까지의 사이에 있어서, 절연막(IF2)의 단층막으로 이루어진 제1부와, 이 제1부보다 드레인 전극(DE)측으로 위치하며, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 제2부를 갖는다. 홈(T)의 드레인 전극(DE)측의 단부로부터 제2부(절연막(IF2)의 홈(T)측의 단부)까지가 거리 Ld로 된다.
절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 게이트 절연막(GI) 상에 게이트 전극(GE)이 배치되어 있다. 이 게이트 전극(GE)은, 하나의 방향(도 1 중에서는 우측, 드레인 전극(DE) 측)으로 돌출된 형상이다. 이 돌출부는, 필드 플레이트 전극(필드 플레이트 전극부라고도 한다)(FP)로 불린다. 이 필드 플레이트 전극(FP)은, 드레인 전극(DE) 측의 홈(T)의 단부로부터 드레인 전극(DE)측으로 연장되는 게이트 전극(GE)의 일부의 영역이다.
따라서, 게이트 전극(GE)(필드 플레이트 전극(FP))은, 절연막(IF2)의 단층막으로 이루어진 제1부 상에 위치하고, 또한, 이 제1부 보다 드레인 전극(DE)측으로 위치하며, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 제2부 상에도 위치하게 된다. 바꿔말하면, 필드 플레이트 전극(FP)의 하층에는, 절연막(IF2)의 단층막으로 이루어진 제1부와, 이 제1부 보다 드레인 전극(DE)측으로 위치하며, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 제2부가 배치된다.
이와 같이, 게이트 절연막(GI)을, 홈(T)의 드레인 전극(DE)측의 단부에 위치하는 제1부와, 이 제1부 보다 드레인 전극(DE)측으로 위치하며, 상기 제1부 보다 막두께가 큰 제2부로 구성하고, 이 상부에, 필드 플레이트 전극(FP)을 포함한 게이트 전극(GE)을 배치한다. 이에 따라, 홈(T)의 드레인 전극(DE)측의 단부의 게이트 절연막(GI)의 막두께(T1)가 저감하기 때문에, 채널(C)이 형성되는 홈(T)의 저면이나 측면 가운데, 드레인 전극(DE)측의 저면부나 측면에 있어서, 게이트 변조가 효력을 발생한다. 바꿔말하면, 보다 채널(C)이 형성되기 쉬워진다. 따라서, 홈(T)의 드레인 전극(DE) 측의 측면을 따라 생기는 채널 저항(Rad)을 저감할 수 있다.
또한, 상기 제1부 및 상기 제2부를 마련함으로써, 추가로 상세하게 설명하는 바와 같이, 필드 플레이트 전극(FP)의 아래쪽의 전계 집중 개소가 2개소로 분산한다(도 18 참조). 이 때문에, 전계 집중이 완화되어, 게이트 내압이 향상한다. 게다가, 이로 인해, 필드 플레이트 전극(FP)의 길이를 단축할 수 있고, 나아가서는 게이트 전극(GE)과 드레인 전극(DE) 사이의 거리를 단축할 수 있다. 따라서, 디바이스의 축소화나 고집적화가 가능해진다.
이 게이트 전극(GE)의 양측의 장벽층(BA) 상에는, 소스 전극(SE) 및 드레인 전극(DE)이 형성되어 있다. 또한, 홈(T)의 단부로부터 소스 전극(SE)까지의 거리보다, 홈(T)의 단부로부터 드레인 전극(DE)까지의 거리가 크다. 이 소스 전극(SE) 및 드레인 전극(DE)은, 각각 절연막(IF1)이나 절연층(IL1)의 개구부를 통하여 장벽층(BA)과 접속하도록 형성되어 있다. 이 접속은, 오믹(ohmic) 접속이다.
게이트 전극(GE) 상에는, 절연층(IL1)이 형성되어 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)은, 절연층(IL1) 내에 형성된 컨택트홀 내 및 그 상부에 형성되어 있다. 이 절연층(IL1), 소스 전극(SE) 및 드레인 전극(DE) 상에는, 절연층(IL2)이 형성되어 있다.
[제법(製法) 설명]
다음으로, 도 2 ~ 도 16을 참조하면서, 본 실시형태의 반도체장치의 제조방법을 설명하는 것과 동시에, 해당 반도체장치의 구성을 보다 명확하게 한다. 도 2 ~ 도 16은, 본 실시형태의 반도체장치의 제조공정을 나타내는 단면도이다.
도 2에 나타내는 바와 같이, 기판(S) 상에, 핵생성층(NUC), 왜완화층(STR) 및 버퍼층(BU)을 차례로 형성한다. 기판(S)으로서, 예를 들면, (111)면이 노출하고 있는 실리콘(Si)으로 이루어진 반도체 기판을 이용하고, 그 상부에, 핵생성층(NUC)으로서, 예를 들면, 질화 알루미늄(AlN)층을 유기 금속 기상 성장(MOCVD：Metal Organic Chemical Vapor Deposition)법 등을 이용해 헤테로 에피택셜 성장(hetero epitaxial growth)시킨다. 다음으로, 핵생성층(NUC) 상에, 왜완화층(STR)으로서, 질화 갈륨(GaN)층과 질화 알루미늄(AlN)층의 적층막(AlN/GaN막)을, 반복 적층한 초격자 구조체(superlattice structure)를 형성한다. 예를 들면, 질화 갈륨(GaN)층 및 질화 알루미늄(AlN)층을, 유기 금속 기상 성장법 등을 이용하여, 각각 2~3nm 정도의 막두께로, 각각 100층(합계 200층)정도, 반복해 헤테로 에피택셜 성장시킨다. 또한, 기판(S)으로서는, 상기 실리콘 외에, SiC나 사파이어 등으로 이루어진 기판을 이용해도 좋다. 또한 통상, 핵생성층(NUC)을 포함하여 핵생성층(NUC) 이후의 III족 질화물층은, 모두 III족 원소면 성장(즉 본건의 경우, 갈륨면 성장 혹은 알루미늄면 성장)으로 형성한다.
다음으로, 왜완화층(STR) 상에, 버퍼층(BU)을 형성한다. 왜완화층(STR) 상에, 버퍼층(BU)으로서, 예를 들면, AlGaN층을, 유기 금속 기상 성장법 등을 이용해 헤테로 에피택셜 성장시킨다.
다음으로, 버퍼층(BU) 상에, 채널층(CH)을 형성한다. 예를 들면, 버퍼층(BU) 상에, 질화 갈륨(GaN)층을, 유기 금속 기상 성장법 등을 이용해 헤테로 에피택셜 성장시킨다. 이 채널층(CH)의 막두께는, 예를 들면, 3 nm 이상이다.
다음으로, 채널층(CH) 상에, 장벽층(BA)으로서, 예를 들면, AlGaN층을, 유기 금속 기상 성장법 등을 이용해 헤테로 에피택셜 성장시킨다. 이 장벽층(BA)의 AlGaN층의 Al의 조성비는, 전술한 버퍼층(BU)의 AlGaN층의 Al의 조성비보다 크게 한다.
이와 같이 하여, 버퍼층(BU), 채널층(CH) 및 장벽층(BA)의 적층체가 형성된다. 이 적층체는, 상기 헤테로 에피택셜 성장, 즉, [0001]결정축(C축) 방향으로 적층하는 III족면 성장에 의해 형성된다. 바꿔말하면, (0001) Ga면 성장에 의해 상기 적층체가 형성된다. 이 적층체 가운데, 채널층(CH)과 장벽층(BA)의 계면근방에는, 2 차원 전자 가스(2 DEG)가 생성된다.
다음으로, 도 3에 나타내는 바와 같이, 장벽층(BA) 상에, 커버막으로서 절연막(IF1)을 형성한다. 커버막으로서는, 질화 실리콘막을 이용하는 것이 바람직하다. 이 질화 실리콘막은, GaN 디바이스에 있어서의 전류 와해 현상(current collapse phenomenon)을 억제하는데 유효하다. 또한, 질화 실리콘막의 성막 방법으로서는, CVD법이나 ECR 스퍼터법이 있지만, ECR 스퍼터법은 장치가 복잡하게 되는 경향이 있으므로, 양산시에는 CVD법이 많이 이용된다. 그래서 예를 들면, 절연막(IF1)으로서, 질화 실리콘막(질화 실리콘을 함유하는 막)을, CVD(Chemical Vapor Deposition) 법 등을 이용하여, 900 옹스트롬(1A=10-10 m) 정도의 막두께로 퇴적한다. 다음으로, 절연막(IF1) 상에, 마스크용의 절연막(IFM)으로서, 산화 실리콘막을, CVD법 등을 이용하여, 900 옹스트롬 정도의 막두께로 퇴적한다.
다음으로, 도 4에 나타내는 바와 같이, 포토리소그래피(photolithography) 기술을 이용하여, 개구 영역(OA1)에 개구부를 가지는 포토레지스트막(PR1)을 형성한다. 다음으로, 도 5에 나타내는 바와 같이, 포토레지스트막(PR1)를 마스크로서, 마스크용의 절연막(IFM)을 에칭한다. 산화 실리콘막의 에칭 가스로서는, 예를 들면, C4H8 등의 탄화수소 가스를 이용할 수 있다. 이에 따라, 도 5에 나타내는 바와 같이, 절연막(IF1) 상에, 개구 영역(OA1)에 개구부를 가지는 마스크용의 절연막(IFM)이 형성된다. 다음으로, 도 6에 나타내는 바와 같이, 플라스마 박리 처리 등에 의해 포토레지스트막(PR1)을 제거한다.
다음으로, 도 7에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 개구 영역(OA1)의 내측에 위치하는 개구 영역(OA2)에 개구부를 가지는 포토레지스트막(PR2)을 형성한다. 다음으로, 도 8에 나타내는 바와 같이, 포토레지스트막(PR2)을 마스크로서, 절연막(IF1)을 에칭한다. 질화 실리콘막의 에칭 가스로서는, 예를 들면, SF6나 CF4등의 불소계 가스를 이용할 수 있다. 하층의 장벽층(BA: AlGaN층)은, 불소계 가스에 의해 거의 에칭되지 않기 때문에, 마스크용의 절연막(IFM)(산화 실리콘막)의 에칭 가스로서, 불소계 가스를 이용하는데 적합하다.
다음으로, 플라스마 박리 처리 등에 의해 포토레지스트막(PR2)을 제거한다. 이에 따라, 도 9에 나타내는 바와 같이, 장벽층(BA) 상에, 개구 영역(OA2)에 개구부를 가지는 절연막(IF1)이 형성된다. 게다가, 이 절연막(IF1) 상에는, 개구 영역(OA2)의 일단으로부터 후퇴한 절연막(IFM)으로서, 개구 영역(OA1)에 개구부를 가지는 마스크용의 절연막(IFM)이 배치된다. 이 절연막(IF1)은, 게이트 절연막(GI)의 일부가 된다. 또한, 절연막(IFM)는, 절연막(IF1)을 후술하는 홈(T)의 단부로부터 후퇴시키기 위한 에칭시의 마스크가 된다.
다음으로, 도 10에 나타내는 바와 같이, 절연막(IF1) 및 절연막(IFM)의 적층막을 마스크로 하여, 장벽층(BA) 및 채널층(CH)(적층체라고도 한다)을 에칭하는 것에 의해, 절연막(IF1) 및 장벽층(BA)을 관통하여 채널층(CH)의 내부까지 이르는 홈(T)을 형성한다. 에칭 가스로서는, 예를 들면, 염소계의 가스(BCl3 등)를 이용한다. 여기서, 도 10에는 명시하고 있지 않지만, 홈(T)을 형성하기 위한 에칭 시, 절연막(IFM)의 표면이나 절연막(IF1)의 노출부에 있어서, 이들 막이 에칭되어, 그 막두께가 저감되어도 좋다. 이 에칭 후, 에칭 데미지의 회복을 위해, 열처리(어닐링: annealing)를 행해도 좋다.
다음으로, 도 11에 나타내는 바와 같이, 마스크용의 절연막(IFM)을 마스크로 하여, 절연막(IF1)을 에칭한다. 이에 따라, 절연막(IF1)의 홈(T)측의 단부가, 하나의 방향(도 11중에서는 우측)으로 후퇴한다. 후퇴량(후퇴 거리)을 "Ld"로 한다. 이 방향은, 후술하는 드레인 전극(DE) 측이다. 다음으로, 도 12에 나타내는 바와 같이, 마스크용의 절연막(IFM)을 에칭에 의해 제거한다.
또한, 잔존하는 마스크용의 절연막(IFM)과 절연막(IF1)의 적층막을, 소정의 막두께분(절연막(IF1)의 노출부의 막두께분)만큼 에치백하여, 절연막(IF1)의 홈(T)측의 단부를 후퇴시켜도 좋다. 이 때, 마스크용의 절연막(IFM)이 완전히 제거되도록, 에칭량을 조정해도 좋다. 또한, 마스크용의 절연막(IFM)이 잔존하는 경우에는, 별도 에칭에 의해 잔존하는 절연막(IFM)을 제거해도 좋다.
다음으로, 도 13에 나타내는 바와 같이, 홈(T)내 및 장벽층(BA)의 노출부를 포함한 절연막(IF1) 상에, 절연막(IF2)을 형성한다. 이 절연막(IF1)과 절연막(IF2)은, 게이트 절연막(GI)으로서 기능한다. 또한, 게이트 전극(GE)에 양의 전위(역치 전위)를 인가한 상태에 있어서, 게이트 변조에 기여하는 게이트 절연막(GI)은, 주로 절연막(IF2) 부분이다.
예를 들면, 절연막(IF2)으로서, 알루미나(산화 알루미늄막, Al2O3)를 ALD(Atomic Layer Deposition)법 등을 이용하여, 홈(T)내 및 장벽층(BA)의 노출부를 포함한 절연막(IF1) 상에 퇴적한다. 절연막(IF2)으로서, 알루미나(알루미나를 함유하는 막) 외에, 산화 실리콘막이나, 산화 실리콘막보다 유전율이 높은 고유전율막을 이용해도 좋다. 고유전율막으로서, 산화 하프늄막(HfO2막)을 이용해도 좋다. 또한, 고유전율막으로서, 하프늄 알루미네이트(hafnium aluminate)막, HfON막(하프늄 옥시나이트라이드(hafnium oxynitride)막), HfSiO막(하프늄 실리케이트(hafnium silicate)막), HfSiON막(하프늄 실리콘 옥시나이트라이드막), HfAlO막과 같은 다른 하프늄계 절연막을 이용해도 좋다.
이와 같이, 게이트 절연막(GI)을 상기와 같은 절연막(IF1)과 절연막(IF2)의 적층막으로 구성한다. 이에 따라, 홈(T)의 측벽 측에는, 절연막(IF2)의 단층막으로 이루어진 제1 막두께부가 설치된다. 또한, 후술하는 드레인 전극(DE) 측에는, 절연막(IF1) 및 절연막(IF2)의 적층막으로 이루어진 제2 막두께부가 설치된다. 제2 막두께부의 막두께 T2는, 제1 막두께부의 막두께 T1보다 크다(도 13 참조).
다음으로, 홈(T)의 내부의 게이트 절연막(GI) 상에 게이트 전극(GE)을 형성한다. 예를 들면, 게이트 절연막(GI) 상에, 도전성막으로서, 예를 들면, 니켈(Ni)막과, 그 상부의 금(Au)막으로 이루어진 적층막(Au/Ni막이라고도 한다)을, 스퍼터링법 등을 이용해 퇴적한다. 다음으로, 포토리소그래피 기술 및 에칭 기술을 이용하여, Au/Ni막을 패터닝 하는 것에 의해 게이트 전극(GE)을 형성한다. 또한, 이 Au/Ni막의 에칭 시, 하층의 절연막(IF2)을 에칭해도 좋다.
이 패터닝시, 게이트 전극(GE)을, 하나의 방향(도 13중에서는 우측, 드레인 전극(DE)측)으로 돌출된 형상으로 패터닝 한다. 바꿔말하면, 게이트 전극(GE)의 일부로서, 필드 플레이트 전극(필드 플레이트 전극부라고도 한다)(FP)를 마련하도록 패터닝을 행한다. 필드 플레이트 전극(FP)은, 게이트 전극(GE)의 일부의 영역으로서, 드레인 전극(DE)측의 홈(T)의 단부로부터 드레인 전극(DE)측으로 연장되는 전극 부분을 가리킨다.
즉, 필드 플레이트 전극(FP)은, 절연막(IF2)의 단층막으로 이루어진 제1 막두께부 상, 및 이 제1 막두께부보다 드레인 전극(DE)측으로 위치하며, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 제2 막두께부 상을 덮도록 배치된다.
다음으로, 도 14에 나타내는 바와 같이, 후술하는 소스 전극(SE) 및 드레인 전극(DE)의 형성 영역의 절연막(IF1)을 제거한다. 포토리소그래피 기술 및 에칭 기술을 이용하여, 절연막(IF1)을 패터닝 하는 것에 의해, 소스 전극(SE) 및 드레인 전극(DE)의 형성 영역의 장벽층(BA)을 노출시킨다. 또한, 이 절연막(IF1)의 제거를 후술하는 컨택트홀(C1)의 형성시에 행해도 좋다.
다음으로, 도 15에 나타내는 바와 같이, 게이트 전극(GE)상에, 절연층(IL1)를 형성한다. 게이트 전극(GE), 절연막(IF1) 및 장벽층(BA)상에, 절연층(IL1)으로서 예를 들면, 산화 실리콘막을 CVD법 등을 이용해 형성한다. 이 후, 포토리소그래피 기술 및 에칭 기술을 이용하여, 절연층(IL1) 내에 컨택트홀(C1)을 형성한다. 이 컨택트홀(C1)은, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 배치된다.
다음으로, 도 16에 나타내는 바와 같이, 컨택트홀(C1)의 내부를 포함한 절연층(IL1) 상에, 오믹층(미도시)을 형성한다. 예를 들면, 티탄(Ti)막과, 그 상부의 알루미늄(Al)막으로 이루어진 적층막(Al/Ti막이라고도 한다)을, 증착법 등을 이용하여, 컨택트홀(C1) 내를 포함한 절연층(IL1) 상에 퇴적한다. 또한, 예로써, 티탄(Ti)막과, 그 상부의 질화 티탄(TiN)막으로 이루어진 적층막(TiN/Ti막이라고도 한다)을, 스퍼터링법 등을 이용하여, Al/Ti막 상에 퇴적한다. 이에 따라, 티탄(Ti)막, 알루미늄(Al)막, 티탄(Ti)막 및 질화 티탄(TiN)막의 적층막(TiN/Ti/Al/Ti막이라고도 한다)을 형성해, 예를 들면, 550℃에서 30분 정도의 열처리를 행한다. 이 열처리에 의해, TiN/Ti/Al/Ti막과 GaN계 반도체계면의 접촉이 오믹 접촉이 된다. 다음으로, TiN/Ti/Al/Ti막(오믹층, 미도시) 상에, 알루미늄 합금막을, 스퍼터링법등을 이용해 퇴적한다. 알루미늄 합금으로서는, 예를 들면, Al과 Si의 합금(Al-Si), Al과 Cu(동)의 합금(Al-Cu), Al과 Si와 Cu(Al-Si-Cu) 등을 이용할 수 있다. 다음으로, 포토리소그래피 기술 및 에칭 기술을 이용하여, TiN/Ti/Al/Ti막 및 알루미늄 합금막을 패터닝 하는 것에 의해, 컨택트홀(C1) 내에, 오믹층(미도시)을 개재하여 소스 전극(SE) 및 드레인 전극(DE)이 형성된다.
다음으로, 소스 전극(SE) 및 드레인 전극(DE) 상을 포함한 절연층(IL1) 상에, 절연층(커버막, 표면 보호막이라고도 한다)(IL2)을 형성한다. 소스 전극(SE) 및 드레인 전극(DE) 상을 포함한 절연층(IL1) 상에, 절연층(IL2)으로서, 예를 들면, 산질화 실리콘(SiON)막을, CVD법 등을 이용해 퇴적한다.
이상의 공정에 의해, 도 1에 나타내는 반도체장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정에 의해, 본 실시형태의 반도체장치를 제조해도 좋다.
이와 같이, 본 실시형태에 의하면, 게이트 절연막(GI)을 구성하는 절연막(IF1)과 절연막(IF2) 중, 절연막(IF1)을, 홈(T)의 드레인 전극(DE)측의 단부로부터 거리 Ld 만큼 후퇴시켜 배치하고, 또한, 홈(T)의 내부를 포함한 절연막(IF1)의 상부에 절연막(IF2)을 배치하는 구성으로 했으므로, 필드 플레이트 전극(FP)의 하층의 게이트 절연막(GI)을, 계단 형상의 구조(2단 구조)로 할 수 있다. 바꿔말하면, 필드 플레이트 전극(FP)의 하층에는, 절연막(IF2)의 단층막으로 이루어진 제1부와, 이 제1부 보다 드레인 전극(DE)측으로 위치하며, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 제2부가 배치된다.
이에 따라, 전술한 바와 같이, 홈(T)의 드레인 전극(DE)측의 단부의 게이트 절연막(GI)의 막두께(T1)가 저감하기 때문에, 채널(C)이 형성되는 홈(T)의 저면이나 측면 중, 드레인 전극(DE) 측의 저면부나 측면에 있어서, 게이트 변조가 효력을 발생한다. 바꿔말하면, 보다 채널(C)이 형성되기 쉬워진다. 따라서, 홈(T)의 드레인 전극(DE)측의 측면을 따라 생기는 채널 저항(Rad)을 저감할 수 있다.
또한, 상기 제1부 및 상기 제2부를 마련함으로써, 추가로 상세하게 설명하는 바와 같이, 필드 플레이트 전극(FP)의 아래쪽의 전계 집중 개소가 2개소로 분산한다(도 18 참조). 이 때문에, 전계 집중이 완화되어, 게이트 내압이 향상한다. 또한, 이에 따라, 필드 플레이트 전극(FP)의 길이를 단축 가능하고, 나아가서는 게이트 전극(GE)과 드레인 전극(DE) 사이의 거리를 단축 가능하다. 따라서, 디바이스의 축소화나 고집적화가 가능해진다.
도 17은, 비교 예의 반도체장치의 구성을 모식적으로 나타내는 단면도이다. 도 18은, 본 실시형태의 반도체장치의 게이트 전극 근방의 구성을 모식적으로 나타내는 단면도이다.
도 17에 나타내는 비교 예의 반도체장치에 있어서는, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로 후퇴하지 않고, 절연막(IF1)이 홈(T)의 측벽까지 연장되어 있다. 이 경우, 홈(T)의 드레인 전극(DE)측의 단부에 있어서, 절연막의 막두께는, 절연막(IF1)과 절연막(IF2)의 막두께의 합에 대응하는 막두께(T2)가 된다. 즉, 도 18에 나타내는 본 실시형태의 반도체장치의 경우보다 후막(厚膜)화하게 된다(T2＞T1).
따라서, 도 17에 나타내는 비교 예의 반도체장치에 있어서는, 홈(T)의 드레인 전극(DE)측의 측면을 따라서 생기는 채널 저항(Rad)이 증대할 우려가 있다. 반도체장치의 동작시에 있어서, 홈(T)의 드레인 전극(DE) 측의 측면을 따라서 생기는 채널(C)은, 드레인 전극(DE)에 바이어스된 큰 양(+)의 드레인 전압의 영향을 받아서, 양의 전위가 되고 있다. 그렇지만, 전술한 것처럼, 홈(T)의 드레인 전극(DE)측의 단부의 절연막의 막두께(T2)가 크면, 게이트 전극(GE)의 필드 플레이트 전극(FP)과 장벽층(BA)(반도체 영역, 질화물 반도체 영역)의 거리가 커져, 홈(T)의 드레인 전극(DE)측의 단부의 채널(C)은, 게이트 전압으로 충분히 변조되지 않게 된다. 따라서, 홈(T)의 드레인 전극(DE)측의 단부의 채널(C)은, 실효적으로 높은 역치 Vth를 가지게 되어, 온 저항이 커져 버린다.
또한, 채널 협착(狹窄)에 의해, 더욱, 온 저항이 증대한다. 즉, 장벽층(BA)인 AlGaN층의 표면에는 음(-)의 분극 전하(e)가 발생하고 있다(도 17 참조). 그렇지만, 절연막(IF1)으로서 이용한 질화 실리콘막(SiN막)은, 상기 분극 전하(e)를 충분히 보상할 수 없다(비특허문헌 3 등 참조). 특히, 열CVD법이나 플라스마 CVD(Plasma-Enhanced CVD)에 의해 질화 실리콘막(SiN막)을 성막한 경우, Si 리치(rich)한 막조성으로 되는 경향이 있다. 본 발명자의 검토에 의하면, Si 리치한 질화 실리콘막은, AlGaN층의 표면의 음의 분극 전하(e)를 보상하는 효과가 더 작은 것이 판명되었다.
따라서, 홈(T)의 드레인 전극(DE)측의 단부의 채널부를, 열CVD법이나 플라스마 CVD에 의해 성막한 Si 리치한 질화 실리콘막으로 덮는 구조에서는, 보상되지 않고 잔존한 음의 분극 전하(e)의 영향을 받아서, 홈(T)의 드레인 전극(DE)측의 단부의 채널(C)에서 채널협착이 생기기 쉽다. 이에 따라, 반도체장치의 온 저항이 더 상승한다.
또한, 장벽층(BA)인 AlGaN층의 표면을 GaN으로 이루어진 캡층으로 덮는 것에 의해, 장벽층(BA)(반도체 영역, 질화물 반도체 영역)의 최고 표면의 분극 전하(e)를 음(-)에서 양으로 하는 것이 가능하다. 이와 같이 하여, 상기 채널 협착에 의한 온 저항 증가의 문제를 해결하는 수법이 고려될 수 있다. 그렇지만, GaN으로 이루어진 캡층을 이용한 구조에서는, GaN으로 이루어진 캡층/AlGaN층으로 이루어진 장벽층(BA)의 계면에 있어서의 음의 분극 전하의 영향에 의해서, 중요한 AlGaN층으로 이루어진 장벽층(BA)/GaN으로 이루어진 채널층(CH)의 계면의 채널(C)의 시트 전하 농도(sheet charge density) Ns가 감소해 버린다. 이와 같이, GaN으로 이루어진 캡층을 이용해도, 온 저항의 증대를 억제하는 것은 어렵다.
또한, 도 17에 나타내는 비교 예의 반도체장치에 있어서는, 반도체장치의 동작시에 있어서, 게이트 전극(GE)의 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부(지점 P2)에 전계가 집중한다. 이 때문에, 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부(지점 P2)의 직하(直下)의 장벽층(BA)(반도체 영역, 질화물 반도체 영역)에 있어서 파괴가 생기기 쉽다.
이에 대해, 본 실시형태(도 18)의 반도체장치에 있어서는, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로 후퇴시켰으므로, 홈(T)의 드레인 전극(DE)측의 단부에 있어서, 절연막의 막두께(T1)가 작아진다. 이 때문에, 게이트 전극(GE)의 필드 플레이트 전극(FP)과 반도체 영역(질화물 반도체 영역)의 거리가 작아져, 홈(T)의 드레인 전극(DE)측의 단부의 채널부에서의, 게이트 전압에 의한 변조가 커진다. 따라서, 홈(T)의 드레인 전극(DE)측의 단부의 채널부의 역치 Vth를 저하시킬 수 있어, 온 저항을 저감할 수 있다.
또한, 장벽층(BA)인 AlGaN층의 표면의 음의 분극 전하(e)를 충분히 보상할 수 없는 절연막(IF1)(질화 실리콘막, SiN막)을 후퇴시켰으므로, 홈(T)의 드레인 전극(DE) 측의 단부에 있어서는, 절연막(IF2)과 장벽층(BA)인 AlGaN층이 접촉한다. 특히, 절연막(IF2)으로서, 절연막(IF1)(질화 실리콘막, SiN막)보다, 음의 분극 전하(e)의 보상 효과가 큰 절연막 재료를 선정함으로써, 채널협착의 발생을 억제할 수 있다. 특히, 절연막(IF2)으로서, 알루미나를 이용한 경우에는, 질화 실리콘막보다, AlGaN층의 표면의 음의 분극 전하(e)의 보상 효과가 크기 때문에, 알루미나와 AlGaN층의 계면의 음의 분극 전하(e)를 상쇄할 수 있다(예를 들면, 비특허문헌 4 참조). 이 때문에, 홈(T)의 드레인 전극(DE)측의 단부의 채널부에서의 채널협착의 발생을 억제할 수 있어, 온 저항을 저감할 수 있다.
또한, 본 실시형태(도 18)의 반도체장치에 있어서는, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로 후퇴시켜, 필드 플레이트 전극(FP)의 하층의 게이트 절연막(GI)을, 계단 형상의 구조(2단 구조)로 했으므로, 전계 집중이 완화된다. 즉, 도 18에 나타내는 바와 같이, 반도체장치의 동작시에 있어서, 전계 집중 개소가, 절연막(IF1)의 홈(T)측의 단부(지점 P1)와 게이트 전극(GE)의 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부(지점 P2)의 2개소로 분산한다. 절연막(IF1)의 홈(T)측의 단부(지점 P1)는, 제1 막두께부와 제2 막두께부의 경계이다. 이와 같이, 전계 집중 개소가, 2 개소로 분산되는 것에 의해, 전계 집중이 완화되어, 게이트 내압이 증대한다(실시형태 2의 도 36도 참조). 또한, 게이트 전극(GE)의 필드 플레이트 전극(FP)의 길이나, 게이트 전극(GE)과 드레인 전극(DE)의 거리를, 단축할 수 있어, 반도체장치의 소형화나 고집적화가 가능해진다.
이하에, 본 실시형태의 변형예에 대해 설명한다.
(변형예 1)
상기 실시형태에 있어서는, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로만 후퇴시켰지만, 절연막(IF1)의 홈(T)측의 드레인 전극(DE)측의 단부 및 소스 전극(SE)측의 단부의 각각을 후퇴시켜도 좋다. 도 19는, 본 실시형태의 반도체장치의 변형예 1의 구성을 모식적으로 나타내는 단면도이다.
도 19에 나타내는 바와 같이, 절연막(IF1)의 드레인 전극(DE)측의 단부를, 홈(T)의 단부로부터 드레인 전극(DE)측으로 후퇴량 Ld 만큼 후퇴시키고, 또한, 절연막(IF1)의 소스 전극(SE)측의 단부를 홈(T)의 단부로부터 소스 전극(SE)측으로 후퇴량 Ls만큼 후퇴시킨다. 이 경우, 홈(T)의 단부와 소스 전극(SE) 사이에 있어서도, 게이트 전극(GE)의 하층의 게이트 절연막(GI)이 계단 형상의 구조(2단 구조)로 된다. 다른 구성은, 상기 실시형태와 같기 때문에, 그 설명을 생략한다. 또한, 제조방법에 있어서는, 개구 영역(OA1)의 형성 영역을, 개구 영역(OA2)으로부터 소스 전극(SE)측에 거리 Ls의 폭 만큼 크게 하고, 드레인 전극(DE)측에 거리 Ld의 폭 만큼 크게 한다. 이에 따라, 개구 영역(OA2)보다 큰 개구 영역(OA1)을 설정할 수 있다. 그리고, 개구 영역(OA1)에 개구부를 가지는 마스크용의 절연막(IFM)을 형성해, 이를 마스크로 하여 절연막(IF1)을 에칭한다. 다른 공정은, 상기 실시형태와 같기 때문에, 그 설명을 생략한다.
(변형예 2)
상기 실시형태에 있어서는, 홈(T)의 측벽을, 장벽층(BA)이나 채널층(CH)의 표면에 대해서 거의 수직(테이퍼각 θ=90°)으로 형성했지만, 홈(T)의 측벽을, 테이퍼(taper) 형상으로 해도 좋다. 도 20은, 본 실시형태의 반도체장치의 변형예 2의 구성을 모식적으로 나타내는 단면도이다.
도 20에 나타내는 바와 같이, 본 예에 있어서는, 홈(T)의 측면(측벽)과 홈(T)의 저면의 연장면이 이루는 각도(테이퍼각 θ라고도 한다)가, 90°미만이다. 바꿔말하면, 홈(T)의 측면(측벽)과 (111)면이 이루는 각도가, 90°미만으로 되어 있다. 다른 구성은, 상기 실시형태와 같기 때문에, 그 설명을 생략한다. 또한, 제조방법에 있어서는, 홈(T)의 측벽이 테이퍼 형상이 되도록, 홈(T) 형성 시의 에칭 조건을 조정한다. 예를 들면, 이방적(異方的)인 에칭 가스 성분보다 등방적(等方的)인 에칭 가스의 성분이 큰 조건하에서 에칭을 행한다. 다른 공정은, 상기 실시형태와 같기 때문에, 그 설명을 생략한다.
(실시형태 2)
실시형태 1의 변형예 1에 있어서는, 절연막(IF1)의 홈(T)측의 드레인 전극(DE)측의 단부 및 소스 전극(SE)측의 단부의 각각을 후퇴시키고, 또한, 변형예 2에 있어서는, 홈(T)의 측벽을 테이퍼 형상으로 했지만, 절연막(IF1)의 홈(T)측의 드레인 전극(DE)측의 단부 및 소스 전극(SE)측의 단부의 각각을 후퇴시키면서, 홈(T)의 측벽을 테이퍼 형상으로 해도 좋다. 도 21은, 본 실시형태의 반도체장치의 구성을 모식적으로 나타내는 단면도이다.
[구조 설명]
도 21에 나타내는 바와 같이, 본 실시형태의 반도체장치에 있어서는, 절연막(IF1)의 홈(T)측의 드레인 전극(DE)측의 단부를 드레인 전극(DE)측으로 후퇴량 Ld 만큼 후퇴시키고, 또한, 절연막(IF1)의 홈(T)측의 소스 전극(SE)측의 단부를 소스 전극(SE)측으로 후퇴량 Ls만큼 후퇴시키고 있다. 그리고, 또한, 홈(T)의 측면(측벽)과 홈(T)의 저면의 연장면이 이루는 각도 θ가, 90°으로 되고 있다. 다른 구성은, 실시형태 1과 같기 때문에, 그 설명을 생략한다.
[제법 설명]
다음으로, 도 22 ~ 도 30을 참조하면서, 본 실시형태의 반도체장치의 제조방법을 설명하는 것과 함께, 해당 반도체장치의 구성을 보다 명확하게 한다. 도 22 ~ 도 30은, 본 실시형태의 반도체장치의 제조공정을 나타내는 단면도이다. 또한, 실시형태 1과 같은 공정에 있어서는, 그 상세한 설명을 생략한다.
우선, 실시형태 1과 같이, 기판(S) 상에, 핵생성층(NUC), 왜완화층(STR), 버퍼층(BU), 채널층(CH) 및 장벽층(BA)의 적층체를 형성한다(도 2 참조).
다음으로, 도 22에 나타내는 바와 같이, 장벽층(BA) 상에, 커버막으로서 절연막(IF1)을 형성한다. 예를 들면, 절연막(IF1)으로서, 질화 실리콘막을, CVD법 등을 이용하여, 900 옹스트롬 정도의 막두께로 퇴적한다. 다음으로, 절연막(IF) 상에, 마스크용의 절연막(IFM)으로서, 산화 실리콘막을, CVD법 등을 이용하여, 900 옹스트롬 정도의 막두께로 퇴적한다.
다음으로, 도 23에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 개구 영역(OA1)에 개구부를 가지는 포토레지스트막(PR1)을 형성한다. 예를 들면, 개구폭은, 1.8㎛ 정도이다. 다음으로, 도 24에 나타내는 바와 같이, 포토레지스트막(PR1)을 마스크로서, 마스크용의 절연막(IFM)을 에칭한다. 산화 실리콘막의 에칭 가스로서는, 예를 들면, C4H8 등의 탄화수소 가스를 이용할 수 있다. 다음으로, 플라스마 박리 처리 등에 의해 포토레지스트막(PR1)을 제거한다. 이에 따라, 도 25에 나타내는 바와 같이, 절연막(IF1) 상에, 개구 영역(OA1)에 개구부를 가지는 마스크용의 절연막(IFM)이 형성된다.
다음으로, 도 26에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 개구 영역(OA1)의 내측에 위치하는 개구 영역(OA2)에 개구부를 가지는 포토레지스트막(PR2)을 형성한다. 예를 들면, 개구 영역(OA2)은, 개구 영역(OA1)의 대략 중앙부에 위치하고, 개구폭은, 1㎛ 정도이다. 다음으로, 도 27에 나타내는 바와 같이, 포토레지스트막(PR2)을 마스크로서, 절연막(IF1)을 에칭한다. 질화 실리콘막의 에칭 가스로서는, 예를 들면, SF6나 CF4 등의 불소계의 가스를 이용할 수 있다. 하층의 장벽층(BA)(AlGaN층)은, 불소계의 가스에 의해 거의 에칭 되지 않기 때문에, 마스크용의 절연막(IFM)(산화 실리콘막)의 에칭 가스로서, 불소계의 가스를 이용하기에 적합하다. 다음으로, 플라스마 박리 처리 등에 의해 포토레지스트막(PR2)을 제거한다. 이에 따라, 도 28에 나타내는 바와 같이, 장벽층(BA) 상에, 개구 영역(OA2)에 개구부를 가지는 절연막(IF1)이 형성된다. 또한, 이 절연막(IF1) 상에는, 개구 영역(OA2)의 양단으로부터 후퇴한 절연막(IFM)으로서, 개구 영역(OA1)에 개구부를 가지는 마스크용의 절연막(IFM)이 배치된다. 이 절연막(IF1)은, 게이트 절연막(GI)의 일부가 된다. 또한, 절연막(IFM)은, 절연막(IF1)을 후술하는 홈(T)의 단부로부터 후퇴시키기 위한 에칭시의 마스크가 된다.
다음으로, 도 29에 나타내는 바와 같이, 절연막(IFM)과 절연막(IF1)을 마스크로서, 장벽층(BA)과 채널층(CH)을 에칭하는 것에 의해, 절연막(IF1)과 장벽층(BA)을 관통해, 채널층(CH)의 내부까지 이르는 홈(T)을 형성한다. 에칭 가스로서는, 예를 들면, BCl3 등의 염소계의 가스를 이용할 수 있다. 홈(T)의 깊이, 즉, 장벽층(BA)의 표면에서 홈(T)의 저면까지의 거리는, 예를 들면, 300 옹스트롬 정도이다. 또한, 홈(T)의 측벽과, 홈(T)의 저면의 연장면이 이루는 각도(테이퍼각 θ)는, BCl3를 이용한 일반적인 드라이 에칭에 의하면, 60 ~ 80°정도로 제어하는 것이 가능하다. 또한, BCl3에 의해, 절연막(IFM)의 표면 및 절연막(IF1)의 노출부로부터 소정의 막두께분이 에칭된다. 절연막(IFM)의 잔존 막두께는, 예로써, 600 옹스트롬 정도, 절연막(IF1)의 노출부의 잔존 막두께는, 예로써, 600 옹스트롬 정도이다.
다음으로, 절연막(IFM)의 표면 및 절연막(IF1)의 노출부로부터 소정의 막두께분 만큼 에치백하는 것에 의해, 절연막(IFM)을 제거하는 것과 함께, 절연막(IF1)을 잔존시킨다. 절연막(IF1)의 노출부의 잔존 막두께는, 예로써, 80nm 정도이다. 이에 따라, 절연막(IF1)의 홈(T)측의 하나의 단부가, 하나의 방향(도 30중에서는 우측)으로, 후퇴량 Ld 만큼 후퇴하고, 절연막(IF1)의 홈(T)측의 다른 단부가, 다른 방향(도 30중에서는 좌측)으로, 후퇴량 Ls만큼 후퇴한 절연막(IF1)을 얻을 수 있다. 여기서, 하나의 방향은, 후술하는 드레인 전극(DE)측이며, 다른 방향은, 후술하는 소스 전극(SE)측이다. 후퇴량 Ld, Ls는, 각각 절연막(IF2)의 막두께 이상, 구체적으로는, 0.2㎛ 이상으로 하는 것이 바람직하다. 또한, 후퇴량 Ld, Ls는, 동일한 정도로 해도 좋다. 이 에치백 후, 에칭 데미지의 회복을 위해서, 열처리(어닐링)를 행해도 좋다.
이 후, 실시형태 1과 같이, 절연막(IF2), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 등을 형성한다(도 21 참조).
즉, 홈(T)내 및 장벽층(BA)의 노출부를 포함한 절연막(IF1) 상에, 절연막(IF2)을 형성한다. 예를 들면, 절연막(게이트 절연막)(IF2)으로서, 알루미나를 ALD법 등을 이용하여, 100 nm 정도, 퇴적한다.
다음으로, 절연막(IF2) 상에 게이트 전극(GE)을 형성한다. 예를 들면, 게이트 절연막(GI) 상에, 도전성막으로서, 예를 들면, TiN막을, 스퍼터링법 등을 이용해 퇴적한다. 다음으로, 포토리소그래피 기술 및 에칭 기술을 이용하여, TiN막을 패터닝하는 것에 의해, 게이트 전극(GE)을 형성한다.
이 패터닝시, 게이트 전극(GE)을, 하나의 방향(도 21중에서는 우측, 드레인 전극(DE)측)으로 돌출된 형상으로 패터닝한다. 바꿔말하면, 게이트 전극(GE)의 일부로서, 필드 플레이트 전극(FP)을 마련하도록 패터닝을 행한다. 즉, 필드 플레이트 전극(FP)은, 절연막(IF2)의 단층막으로 이루어진 제1부 상, 및 이 제1부 보다 드레인 전극(DE)측으로 위치하며, 절연막(IF1)과 절연막(IF2)의 적층막으로 이루어진 제2부 상을 덮도록 배치된다.
다음으로, 후술하는 소스 전극(SE) 및 드레인 전극(DE)의 형성 영역의 절연막(IF1)을 제거한다. 다음으로, 게이트 전극(GE) 상에 절연층(미도시)을 형성하고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 절연층 내에 컨택트홀을 형성한다. 다음으로, 컨택트홀 내를 포함한 절연층 상에, 오믹층(미도시)을 형성한다. 예를 들면, Al합금/Ti막(오믹층, 미도시)을 형성하고, 또한, 이 위에, 알루미늄막을, 스퍼터링법 등을 이용해 퇴적한다. 다음으로, 포토리소그래피 기술 및 에칭 기술을 이용해 Al합금/Ti막 및 알루미늄막을 패터닝하는 것에 의해, 오믹층(미도시)을 통하여 소스 전극(SE) 및 드레인 전극(DE)이 형성된다.
이 후, 소스 전극(SE) 및 드레인 전극(DE) 상에, 예를 들면, 산질화 실리콘(SiON)막을, CVD법 등을 이용해 퇴적하여, 절연층(미도시)을 형성한다.
이상의 공정에 의해, 도 21에 나타내는 반도체장치를 형성할 수 있다.
이와 같이, 본 실시형태에 있어서도, 실시형태 1과 같이, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로 후퇴시켰으므로, 홈(T)의 드레인 전극(DE)측의 단부의 채널부의 역치 Vth를 저하시킬 수 있어, 온 저항을 저감 할 수 있다. 또한, 홈(T)의 드레인 전극(DE)측의 단부의 채널부에서의 채널 협착의 발생을 억제할 수 있어, 온 저항을 저감할 수 있다. 게다가, 반도체장치의 동작시에 있어서, 전계 집중 개소가, 절연막(IF1)의 홈(T)측의 단부(지점 P1)와 게이트 전극(GE)의 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부(지점 P2)의 2 개소로 분산하여, 전계 집중이 완화되어, 게이트 내압이 향상한다(도 21, 도 18 참조).
또한, 상기 공정에 있어서는, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로 후퇴시키기 위해, 마스크용의 절연막(IFM)을 이용했지만, 절연막(IF1)과, 장벽층(BA) 및 채널층(CH)의 에칭 선택비를 조정하고, 홈(T)의 형성시, 절연막(IF1)의 홈(T)의 단부로부터의 막 감소(후퇴)를 이용하여, 후퇴량 Ld, Ls를 확보해도 좋다. 도 31 및 도 32는, 본 실시형태의 반도체장치의 다른 제조공정을 나타내는 단면도이다.
도 31에 나타내는 바와 같이, 장벽층(BA) 상에, 커버막으로서 절연막(IF1)을 형성한다. 다음으로, 포토리소그래피 기술 및 에칭 기술을 이용하여, 절연막(IF1)의 개구 영역(OA1)에 개구부를 형성한다. 다음으로, 이 절연막(IF1)을 마스크로서, 장벽층(BA) 및 채널층(CH)을 에칭한다. 이 때, 에칭 조건을 조정하는 것으로, 절연막(IF1)의 막 감소를 이용해, 절연막(IF1)의 표면으로부터 소정의 막두께분 및 홈(T)의 측벽으로부터 소정의 막두께분의 절연막(IF1)을 에칭한다. 이에 따라, 절연막(IF1)을 홈(T)의 측벽으로부터 후퇴시킬 수 있다. 예를 들면, 이 경우, 후퇴량 Ld, Ls를, 5 nm ~ 0.1㎛ 범위에서 제어할 수 있다.
단, 후퇴량 Ld, Ls를 제어성 좋고, 크게 확보, 예를 들면, 절연막(IF2)의 막두께 이상, 또는 0.2㎛ 이상의 후퇴량(Ld, Ls)을 확보하기 위해서는, 마스크용의 절연막(IFM)을 이용한 상기 공정을 채용하는 것이 바람직하다.
또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정에 의해, 본 실시형태의 반도체장치를 제조해도 좋다.
(평가 결과)
본 실시형태의 반도체장치(도 21)의 여러 특성(온 저항, S치, 및 전계 강도)의 평가 결과에 대해 이하에 설명한다. 또한, 후퇴량 Ld ≒ Ls로 하고, 게이트길이(개구 영역(OA2)의 폭)는 1 ㎛, 필드 플레이트 전극의 길이는 2 ㎛, 게이트 전극(GE)과 드레인 전극(DE) 사이의 거리는 10㎛로 했다.
도 33은, 반도체장치의 온 저항과 후퇴량의 관계를 나타내는 그래프이다. 종축은, 온 저항 Ron[Ωmm]을, 횡축은, 후퇴량 Ld[㎛]를 나타낸다. 이 온 저항(Ron)은, 전술한 홈(T)의 저면을 따라서 생기는 채널 저항(Rch), 홈(T)의 소스 전극(SE)측의 측면을 따라서 생기는 채널 저항(Ras), 및 홈(T)의 드레인 전극(DE)측의 측면을 따라서 생기는 채널 저항(Rad)의 합(Ron=Rch＋Ras＋Rad)이다. 또한, 바이어스 조건으로서, 드레인 전압 Vd=0.1V, 게이트 전압 Vg=10V로 했다. 또한, 절연막(IF2)인 알루미나의 막두께는 100nm, 절연막(IF1)의 잔존 막두께는 60nm, 홈(T)의 깊이는 40nm, 상기 테이퍼각 θ를 약 90°로 했다.
상기 조건의 반도체장치의 경우, 도 33에 나타내는 바와 같이, 온 저항(Ron)은, 후퇴량 Ld의 증가에 따라 저하한다. 예를 들면, 후퇴량 Ld가 0.02㎛ 정도에서도, 온 저항(Ron)의 저하가 확인된다. 또한, 후퇴량 Ld가 0.1㎛ 정도에서는, 온 저항(Ron)이 충분히 저하하고, 그리고, 후퇴량 Ld가 0.2㎛ 이상에 있어서는, 온 저항(Ron)은, 거의 일정하게 되며, 절연막(IF1)을 전면 제거한 경우(Ld ~ ∞)와, 동일한 정도의 온 저항(Ron)을 얻을 수 있는 것이 판명되었다.
다음으로, 상기 조건 중, 후퇴량 Ld = 0(후퇴 없음), 후퇴량 Ld=0.2㎛로 한 반도체장치에 대해서, 온 저항(Ron)과 테이퍼각 θ[°]의 관계를 검토했다. 도 34는, 반도체장치의 온 저항과 테이퍼각의 관계를 나타내는 그래프이다. 종축은, 온 저항(Ron)[Ωmm]를, 횡축은, 테이퍼각 θ[°]를 나타낸다.
후퇴량 Ld = 0(후퇴 없음)의 경우에는, 테이퍼각 θ의 증가에 따라, 온 저항(Ron)이 증가하고 있다. 또한, 후퇴량 Ld = 0.2㎛의 경우도, 테이퍼각 θ의 증가에 따라, 온 저항(Ron)이 증가하지만, 그 증가율은 작아지는 것이 판명되었다. 또한, 테이퍼각 θ가 50 ~ 90° 범위에 있어서, 절연막(IF1)을 홈(T)측의 단부로부터 후퇴시킨 경우에, 후퇴시키지 않은 경우보다 온 저항(Ron)을 저감할 수 있는 것이 판명되었다. 또한, 특히, 테이퍼각 θ가 70 ~ 80°의 일반적인 에칭 조건으로 형성되는 형상에 있어서도, 절연막(IF1)을 홈(T)측의 단부로부터 후퇴시킨 경우에, 후퇴시키지 않은 경우보다 온 저항(Ron)을 저감할 수 있고, 후퇴시키지 않은 경우의 온 저항의 40 ~ 30%정도의 값까지 온 저항을 억제할 수 있는 것이 판명되었다.
또한, 전술한 것처럼, 절연막(게이트 절연막)(IF2)으로서 알루미나를 이용한 경우에는, 장벽층(BA)인 AlGaN층의 표면의 음의 분극 전하(e)를 보상하는 효과가 크기 때문에, 알루미나와 AlGaN의 계면의 음의 분극 전하(e)를 저감할 수 있다. 그 결과, 홈(T)의 드레인 전극(DE)측의 단부의 채널부에서의 채널 협착의 발생을 억제할 수 있다.
이와 같이, 절연막(IF1)을 홈(T)측의 단부로부터 후퇴시킴으로써, 게이트 전극(GE)의 필드 플레이트 전극(FP)과 장벽층(BA)(반도체 영역, 질화물 반도체 영역)의 거리를 작게 할 수 있어, 온 저항을 저감할 수 있다고 하는 효과 1에 더하여, 알루미나의 음의 분극 전하(e)의 보상에 의한 효과 2에 의해, 도 34에 나타내는 온 저항의 억제 효과를 확인 가능한 것이라고 여겨진다.
다음으로, 후퇴량 Ld=0(후퇴 없음), 후퇴량 Ld=0.2㎛로 한 반도체장치에 대해서, S치와 테이퍼각 θ[°]의 관계를 검토했다. 도 35는, 반도체장치의 S치와 테이퍼각의 관계를 나타내는 그래프이다. 종축은, S치[mV/dec.]을, 횡축은, 테이퍼각 θ[°]를 나타낸다. S치[mV/dec.]는, 온·오프 전환의 첨예도(sharpness)를 나타내는 값(Subthreshold Swing)이다. 이 S치는, 통상의 어플리케이션에서는 작은 편이 좋다고 여겨지고 있다. 이 S치에 대해서는, 드레인 전압 Vd=0.1V 를 인가한 상태에서, 게이트 전압 Vg를 스위프(sweep)하고, 드레인 전류 Id가 1×10-5(1E-5) ~ 1×10-6(1E-6)[A/mm]가 되는 것으로 정의했다.
후퇴량 Ld=0(후퇴 없음)의 경우에는, 테이퍼각 θ의 증가에 따라, S치가 증가하고 있다. 또한, 후퇴량 Ld=0.2㎛의 경우는, 테이퍼각 θ가 증가해도, S치는 거의 변화하지 않는, 즉, S치의 테이퍼각 θ의 의존성이 거의 없는 것이 판명되었다.
이와 같이, 절연막(IF1)을 홈(T)측의 단부로부터 후퇴시킨 반도체장치의 구성을 채용함으로써, 온 저항을 큰 폭으로 저감할 수 있고, 또한, S치도 큰 폭으로 개선하는 것이 판명되었다. 이것도, 전술한 효과 1 및 효과 2에 의하는 것이라고 여겨진다.
다음으로, 상기 조건 중, 후퇴량 Ld = 0(후퇴 없음), 후퇴량 Ld=0.2㎛ 및 필드 플레이트 전극(FP)이 없는 반도체장치에 대해서, 홈(T)의 저면의 소스 전극(SE)측의 단부로부터, 같은 깊이에서 드레인 전극(DE) 방향으로 연장되는 영역(개소)의 전계 강도 분포에 대해 검토했다. 도 36은, 후퇴량 Ld = 0의 경우, 후퇴량 Ld=0.2㎛의 경우 및 필드 플레이트 전극(FP)이 없는 경우의 반도체장치의 전계 강도 분포를 나타내는 그래프이다.
종축은, 전계 강도[V/cm]를, 횡축은, 홈(T)의 저면의 소스 전극(SE)측의 단부로부터, 같은 깊이에서 드레인 전극(DE)방향으로 연장되는 영역(개소)의 횡방향의 거리[㎛]이다. 전계 강도는, 드레인 전압 Vd=100V의 오프시(게이트 전압 Vg = 0 V)의 것이며, 2 차원 디바이스·시뮬레이션으로 산출했다. 또한, 게이트 길이(개구 영역(OA2)의 폭)은 2㎛, 필드 플레이트 전극의 길이는 3㎛, 게이트 전극(GE)과 드레인 전극(DE) 사이의 거리는 10㎛로 했다. 절연막(IF2)인 알루미나의 막두께는 100 nm, 절연막(IF1)의 잔존 막두께는 60 nm, 홈(T)의 깊이는 40 nm, 홈(T)의 측벽과 홈(T)의 저면의 연장면이 이루는 각도(테이퍼각 θ)를 약 90°로 했다.
도 36에는, (1) 필드 플레이트 전극(FP)이 없는 반도체장치(기본 구조, 참조), (2) 후퇴량 Ld = 0의 반도체장치, 즉, 도 17에 나타내는 비교 예의 반도체장치(1단 FP 구조의 반도체장치) 및 (3) 후퇴량 Ld = 1㎛의 반도체장치, 즉, 본 실시형태의 반도체장치(2단 FP구조의 반도체장치)의 3종의 반도체장치의 전계 강도 분포가 나타나고 있다. 도 37은, (1)의 필드 플레이트 전극(FP)이 없는 반도체장치의 구성을 모식적으로 나타내는 단면도이다. 도 37에 나타내는 반도체장치에 있어서는, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로 후퇴하지 않고, 또한, 드레인 전극(DE)측의 홈(T)의 단부로부터 드레인 전극(DE)측으로 연장되는 필드 플레이트 전극(FP)이 설치되지 않았다.
도 36에 나타내는 바와 같이, (1)의 필드 플레이트 전극(FP)이 없는 반도체장치(기본 구조, 참조)의 경우에는, 게이트 전극(GE)의 드레인 전극(DE)측의 단부에 큰 전계가 집중하고 있는 것을 알 수 있다. 따라서, 상기 단부에서, 파괴되기 쉬워진다.
또한, (2)의 후퇴량 Ld=0의 반도체장치(1단 FP구조)에서, 게이트 전극(GE)의 드레인 전극(DE)측의 단부에 있어서의 전계 집중은, (1)의 경우와 비교해 큰폭으로 완화되고 있다. 그렇지만, 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부에, 비교적 큰 전계 집중이 확인된다. 따라서, 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부에서, 파괴되기 쉬워진다. 실제의 반도체장치의 내압 평가에 있어서도, 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부의 내압의 열화가 확인되고 있다.
이에 대해, (3)의 후퇴량 Ld = 1㎛의 반도체장치에 있어서는, 절연막(IF1)의 홈(T)측의 단부(전술한 지점 P1)와 게이트 전극(GE)의 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부(전술한 지점 P2)의 2개소로 분산한다(도 18 참조). 이 때문에, (2)의 경우와 비교하여, 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부의 전계 집중이 큰폭으로 완화된다. 또한, 게이트 전극(GE)의 드레인 전극(DE)측의 단부에 있어서의 전계 집중도, (2)의 경우와 비교해 완화되고, 드레인 전압 Vd=100V를 인가한 상태에서, 최대 전계 강도, 8.0E＋05(8×105)[V/cm]정도로까지 억제할 수 있다. 이와 같이, 홈(T)의 저면의 소스 전극(SE)측의 단부로부터 필드 플레이트 전극(FP)의 드레인 전극(DE)측의 단부까지의 영역에 있어서, 전체적으로 전계 집중이 완화되고 있는 것을 알 수 있다. 이에 따라, 반도체장치의 오프 내압 특성이 향상한다.
이와 같이, 본 실시형태의 반도체장치(2단 FP구조의 반도체장치)에 의하면, 필드 플레이트 전극(FP)의 하부의 전계 집중이 완화되어, 게이트 내압이 향상한다. 또한, 이에 따라, 필드 플레이트 전극(FP)의 길이를 단축할 수 있고, 나아가서는 게이트 전극(GE)과 드레인 전극(DE) 사이의 거리를 단축할 수 있다. 따라서, 디바이스의 축소화나 고집적화가 가능해진다.
또한, 상기 실시형태 1 및 2에 있어서는, 홈(T)의 드레인 전극(DE)측의 단부의 채널(C)이, 실효적으로 높은 역치 Vth를 가지는 것을 억제하여, 온 저항의 저감을 도모하는 것을 상세하게 설명했지만, 역치 Vth를 향상시켜, 예를 들면, Vth ≥ 2V 등으로 하는 것에 의해, 노멀리-오프 특성을 안정화하는 것도 가능하다. 예를 들면, 버퍼층(BU)로서 AlGaN층을 적용하고, 채널층(CH: GaN층)과 버퍼층(BU: AlGaN층)의 계면(GaN/AlGaN)의 음의 분극 전하를 이용하여, 전도대 하단의 포텐셜을 들어 올림으로써, 역치 Vth를 향상시켜, 노멀리-오프 특성을 보다 안정화해도 좋다.
(실시형태 3)
본 실시형태에 있어서는, 채널부에 불순물을 함유하는 반도체 영역을 형성함으로써, 역치 Vth를 향상시켜, 노멀리-오프 특성을 보다 안정화하는 예에 대해 설명한다. 도 38은, 본 실시형태의 반도체장치의 구성을 모식적으로 나타내는 단면도이다.
[구조 설명]
도 38에 나타내는 바와 같이, 본 실시형태의 반도체장치에 있어서는, 홈(T)의 저면, 즉, 채널이 형성되는 영역에, 불순물을 함유하는 반도체 영역(DS)이 형성되어 있다. 또한, 다른 구성은, 실시형태 2(도 21)와 같기 때문에, 그 상세한 설명을 생략한다. 즉, 본 실시형태의 반도체장치에 있어서는, 절연막(IF1)의 홈(T)측의 드레인 전극(DE)측의 단부를 드레인 전극(DE)측으로 후퇴량 Ld 만큼 후퇴시키고, 또한, 절연막(IF1)의 홈(T)측의 소스 전극(SE)측의 단부를 소스 전극(SE)측으로 후퇴량 Ls만큼 후퇴시키고 있다. 그리고, 또한, 홈(T)의 측면(측벽)과 홈(T)의 저면의 연장면이 이루는 각도가 90° 미만으로 되어 있다.
[제법 설명]
다음으로, 도 39 ~ 도 45를 참조하면서, 본 실시형태의 반도체장치의 제조방법을 설명하는 것과 함께, 해당 반도체장치의 구성을 보다 명확하게 한다. 도 39 ~ 도 45는, 본 실시형태의 반도체장치의 제조공정을 나타내는 단면도이다. 또한, 실시형태 1이나 2와 동일한 공정에 있어서는, 그 상세한 설명을 생략한다.
우선, 실시형태 1과 같이, 기판(S) 상에, 핵생성층(NUC), 왜완화층(STR), 버퍼층(BU), 채널층(CH) 및 장벽층(BA)의 적층체를 형성한다(도 2 참조).
다음으로, 도 39에 나타내는 바와 같이, 장벽층(BA)상에, 커버막으로서 절연막(IF1)을 형성한다. 예를 들면, 절연막(IF1)으로서, 질화 실리콘막을, CVD법 등을 이용하여, 900 옹스트롬 정도의 막두께로 퇴적한다. 이 후, 실시형태 2와 같이 하여, 개구 영역(OA2)에 개구부를 가지는 절연막(IF1)을 형성하고, 개구 영역(OA2)의 장벽층(BA) 및 채널층(CH)를 에칭하는 것에 의해 홈(T)을 형성한다. 이 홈(T)의 측벽과, 홈(T)의 저면의 연장면이 이루는 각도(테이퍼각 θ)는, 90°미만이다. 다음으로, 개구 영역(OA1)의 절연막(IF1)을 에칭하는 것에 의해, 절연막(IF1)의 단부를 후퇴시킨다. 개구 영역(OA2)은, 개구 영역(OA1)의 대략 중앙부에 위치한다.
다음으로, 도 40에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 개구 영역(OA3)에 개구부를 가지는 포토레지스트막(PR3)을 형성한다. 개구 영역(OA3)은, 개구 영역(OA2)의 대략 중앙부에 위치한다.
다음으로, 도 41에 나타내는 바와 같이, 포토레지스트막(PR3)을 마스크로서, 개구 영역(OA3)의 채널층(CH)에 불순물 이온을 주입한다. 이에 따라, 홈(T)의 저면에, 불순물을 함유하는 반도체 영역(DS)이 형성되어 있다.
여기에서는, 불순물로서 Mg(마그네슘)를 이용하고, 10KeV ~ 15KeV의 주입 에너지로, 1E18/cm2(1×1018/cm2) 정도의 Mg를 채널층(GaN층)(CH)에 이온 주입한다. 이에 따라, p형의 불순물을 함유하는 반도체 영역(DS)을 형성할 수 있다. 또한, 불순물로서 F(불소)를 채널층(에피층 기판)(CH)에 도입해도 좋다. 불순물로서 불소(F)를 주입하려면, CF4 플라스마 처리가 유효하다. 시료를 CF4 플라스마 중에 노출시키면, 불소 이온(F-)이 채널층(에피층 기판)(CH) 내에 도입된다. 구체적으로는, 반응성 이온 에칭 장치 내에서, 예를 들면, 135W의 전력으로 200초 정도의 처리를 행하면 좋다. 다만, CF4 플라스마 처리에 의한 표면 손상을 회복시키기 위해서, 처리 후에 400℃에서 10분 정도의 열처리를 행하는 것이 바람직하다. 또한, 여기에서는, 반도체 영역(DS)의 저면의 높이를 버퍼층(BU)의 표면과 동일한 정도의 높이로 했지만, 반도체 영역(DS)은, 적어도 채널이 형성되는 영역에 형성되어 있으면 된다. 따라서, 반도체 영역(DS)의 저면이, 채널층(CH)의 저면보다 높아도 되고, 또한, 반도체 영역(DS)의 저면이, 버퍼층(BU)의 표면보다 낮아도 된다. 다음으로, 도 42에 나타내는 바와 같이, 플라스마 박리 처리 등에 의해 포토레지스트막(PR3)을 제거한다.
다음으로, 도 43에 나타내는 바와 같이, 홈(T)의 내부를 포함한 절연막(IF1) 상에, 피복막(보호막이라고도 한다)(CF)을 형성한다. 피복막(CF)으로서, 예를 들면, 산화 실리콘막을, CVD법 등을 이용해 퇴적한다. 다음으로, 불순물(여기에서는, Mg)을 활성화하기 위해서, 열처리(어닐링)를 행한다. 다음으로, 피복막(CF)을 에칭 등에 의해 제거한다.
다음으로, 도 44에 나타내는 바와 같이, 절연막(IF2) 및 게이트 전극(GE)을 형성한다. 절연막(IF2) 및 게이트 전극(GE)은, 실시형태 1 또는 2와 같이 하여 형성할 수 있다(도 13 참조).
다음으로, 도 45에 나타내는 바와 같이, 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 소스 전극(SE) 및 드레인 전극(DE)은, 실시형태 1 또는 2와 같이 하여 형성할 수 있다(도 14 ~ 도 16 참조).
이와 같이, 본 실시형태에 있어서도, 실시형태 1이나 2와 같이, 절연막(IF1)의 홈(T)측의 단부를 드레인 전극(DE)측으로 후퇴시켰으므로, 온 저항을 저감할 수 있다. 또한, 전계 집중이 완화되어, 게이트 내압이 향상한다(도 21, 도 18 참조).
게다가, 홈(T)의 저면, 즉, 채널이 형성되는 영역에, p형 불순물이나 불소(불소 음이온)를 함유하는 반도체 영역(DS)을 형성했으므로, 그 개소의 포텐셜이 상승하여 역치 Vth를 향상시킬 수 있고, 노멀리-오프 특성을 보다 안정화할 수 있다.
또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정에 의해, 본 실시형태의 반도체장치를 제조해도 좋다.
(실시형태 4)
상기 실시형태 1 ~ 3에서 설명한 반도체장치(트랜지스터)를 적용하는 전자 장치에 제한은 없지만, 예를 들면, 도 46에 나타내는 전자 장치에 적용할 수 있다. 도 46은, 본 실시형태의 전자 장치의 구성을 나타내는 회로도이다.
도 46에 나타내는 전자 장치(22)는, 차량에 이용되는 전자 장치이며, 전원(24) 및 부하(26)에 접속되어 있다. 전원(24)은, 예를 들면, 차량에 탑재되어 있는 배터리이다. 부하(26)는, 예를 들면, 차량에 탑재되어 있는 전자 부품, 예를 들면, 헤드 램프, 파워 윈도우의 동력원, 차량의 동력원이 되는 모터이다. 그리고, 이 전자 장치(22)는, 전원(24)으로부터 부하(26)로 공급하는 전력을 제어하고 있다.
전자 장치(22)는, 회로 기판(예를 들면, 프린트 배선 기판) 상에 탑재된, 트랜지스터(210)를 가지는 반도체장치, 반도체장치(220), 및 제어 회로(230)를 갖는다. 반도체장치(220)는, 마이크로 컴퓨터를 가지고 있고, 회로 기판의 배선을 통하여 트랜지스터(210)에 접속되고 있다. 반도체장치(220)는, 제어 회로(230)를 통하여 트랜지스터(210)를 제어한다.
상세하게는, 반도체장치(220)는, 제어 회로(230)에 제어 신호를 입력한다. 그리고 제어 회로(230)는, 반도체장치(220)로부터 입력된 제어 신호에 따라서, 트랜지스터(210)의 게이트 전극에 신호를 입력한다. 이와 같이, 반도체장치(220)는, 제어 회로(230)를 통하여 트랜지스터(210)를 제어한다. 이 트랜지스터(210)가 제어됨으로써, 전원(24)으로부터의 전력이, 적당히, 부하(26)로 공급된다.
예를 들면, 이 전자 장치(22)의 트랜지스터(210)로서, 상기 실시형태 1 ~ 3에서 설명한 반도체장치(트랜지스터)를 적용할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양한 변경이 가능한 것은 말할 필요도 없다. 예를 들면, 실시형태 3의 반도체 영역(DS)을 실시형태 1(도 1)의 반도체장치에 적용해도 좋다.
2DEG　2 차원 전자 가스
22　전자 장치
24　전원
26　부하
210　트랜지스터
220　반도체장치
230　제어 회로
BA　장벽층
BU　버퍼층
C　채널
C1　컨택트홀
CF　피복막
CH　채널층
DE　드레인 전극
DS　반도체 영역
e　분극 전하
FP　필드 플레이트 전극
GE　게이트 전극
GI　게이트 절연막
IF1　절연막
IF2　절연막
IFM　절연막
IL1　절연층
IL2　절연층
Ld　후퇴량
Ls　후퇴량
NUC　핵생성층
OA1　개구 영역
OA2　개구 영역
OA3　개구 영역
P1　지점
P2　지점
PR1　포토레지스트막
PR2　포토레지스트막
PR3　포토레지스트막
S　기판
SE　소스 전극
STR　왜완화층
T　홈
T1　막두께
T2　막두께

Claims (20)

  1. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성되고, 상기 제1 질화물 반도체층보다 밴드 갭이 넓은 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층을 관통해, 상기 제1 질화물 반도체층의 내부까지 도달하는 홈과,
    상기 홈내에 게이트 절연막을 개재하여 배치된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 제2 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극을 가지며,
    상기 게이트 절연막은, 상기 홈의 단부로부터 상기 제1 전극 측으로 연장되고 상기 홈의 단부 측으로 위치하는 제1부와, 상기 제1부 보다 상기 제1 전극 측으로 위치하며 상기 제1부 보다 막두께가 큰 제2부를 가지는, 반도체장치.
  2. 제 1 항에 있어서,
    상기 제1부는, 상기 제2 질화물 반도체층 상에 배치된 제1막으로 이루어지고,
    상기 제2부는, 상기 제2 질화물 반도체층 상에 배치된 상기 제1막과, 상기 제1막 상에 배치된 제2막으로 이루어진, 반도체장치.
  3. 제 2 항에 있어서,
    상기 제2막은, 산화 알루미늄을 함유하는 막인, 반도체장치.
  4. 제 3 항에 있어서,
    상기 제1막은, 질화 실리콘을 함유하는 막인, 반도체장치.
  5. 제 1 항에 있어서,
    상기 홈의 측벽이 테이퍼 형상인, 반도체장치.
  6. 제 5 항에 있어서,
    상기 홈의 측면과 상기 홈의 저면의 연장면이 이루는 각도가, 90°이하인, 반도체장치.
  7. 제 6 항에 있어서,
    상기 각도가, 70°이상 90°이하인, 반도체장치.
  8. 제 2 항에 있어서,
    상기 홈의 단부로부터 상기 제1막까지의 거리는, 상기 제2막의 막두께 이상인, 반도체장치.
  9. 제 8 항에 있어서,
    상기 홈의 단부로부터 상기 제1막까지의 거리는, 0.2㎛ 이상인, 반도체장치.
  10. 제 2 항에 있어서,
    상기 홈의 단부로부터 상기 제1막까지의 거리는, 5nm 이상 0.1㎛ 이하인, 반도체장치.
  11. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성되고, 상기 제1 질화물 반도체층보다 밴드 갭이 넓은 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층을 관통해, 상기 제1 질화물 반도체층의 내부까지 도달하는 홈과,
    상기 홈내에 게이트 절연막을 개재하여 배치된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 제2 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극을 가지며,
    상기 게이트 절연막은, 상기 홈의 양측의 상기 제2 질화물 반도체층 상에 배치되어 상기 홈의 형성 영역을 포함한 개구 영역을 가지는 제1막과, 상기 개구 영역을 포함한 상기 제1막 상에 형성된 제2막을 가지는, 반도체장치.
  12. 제 11 항에 있어서,
    상기 제1막은, 상기 홈의 상기 제1 전극측의 단부로부터 후퇴하여 배치되어 있는, 반도체장치.
  13. 제 12 항에 있어서,
    상기 제1막은, 상기 홈의 상기 제2 전극측의 단부로부터 후퇴하여 배치되어 있는, 반도체장치.
  14. 제 11 항에 있어서,
    상기 제1막은, 질화 실리콘을 함유하는 막이며,
    상기 제2막은, 산화 알루미늄을 함유하는 막인, 반도체장치.
  15. 제 11 항에 있어서,
    상기 홈의 측벽이 테이퍼 형상인, 반도체장치.
  16. 제 12 항에 있어서,
    상기 홈의 단부로부터 상기 제1막까지의 거리는, 0.2㎛ 이상인, 반도체장치.
  17. (a) 제1 질화물 반도체층을 형성해, 상기 제1 질화물 반도체층 상에, 상기 제1 질화물 반도체층보다 밴드 갭이 넓은 제2 질화물 반도체층을 형성하는 것에 의해 적층체를 형성하는 공정,
    (b) 상기 적층체 상의 제1 개구부를 가지는 제1막을 마스크로 하여, 상기 적층체를 에칭하는 것에 의해, 상기 제2 질화물 반도체층을 관통해, 상기 제1 질화물 반도체층의 내부까지 도달하는 홈을 형성하는 공정,
    (c) 상기 제1막의 단부를 상기 홈의 단부로부터 후퇴시키는 공정,
    (d) 상기 (c) 공정 후, 상기 홈의 내부를 포함한 상기 제1막 상에, 제2막을 형성하는 공정,
    (e) 상기 제2막 상에, 게이트 전극을 형성하는 공정
    을 가지는, 반도체장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 (b) 공정은,
    (b1) 상기 적층체 상에, 상기 제1 개구부를 가지는 상기 제1막과, 상기 제1막 상에 형성되어 상기 제1 개구부의 제1단으로부터 후퇴한 제3막의 적층막을 형성하는 공정,
    (b2) 상기 적층막을 마스크로, 상기 적층체를 에칭하는 것에 의해, 상기 홈을 형성하는 공정을 가지며,
    상기 (c) 공정은,
    (c1) 상기 제3막을 마스크로, 상기 제1막을 에칭하는 공정,
    (c2) 상기 제3막을 제거하는 공정을 가지는, 반도체장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 제1막은, 질화 실리콘을 함유하는 막이며,
    상기 제2막은, 산화 알루미늄을 함유하는 막인, 반도체장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 (c) 공정은, 상기 제1막의 단부를 상기 홈의 단부로부터 0.2㎛ 이상 후퇴시키는 공정인, 반도체장치의 제조방법.
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