CN111244030A - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制备方法，包括如下步骤：形成材料层，材料层包括依次连接的第一区域、第二区域及第三区域；于材料层内一个或多个第一接触孔、一个或多个第二接触孔及一个或多个第三接触孔；第一接触孔位于第一区域内，第二接触孔位于第二区域内，第三接触孔位于第三区域内；第二接触孔的深度大于第一接触孔的深度且小于第三接触孔的深度，第二接触孔的孔径大于第一接触孔的孔径及第三接触孔的孔径。本发明使得第一接触孔、第二接触孔及第三接触孔可以采用同一张光罩及同一刻蚀工艺形成，从而简化工艺步骤，提高了产率，并节约了生产成本。

Description

半导体结构及其制备方法
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在现有的3D NAND闪存的制备过程中，在于覆盖叠层结构的呈台阶状的边缘的覆盖介质层内形成栅极接触孔(SSCT)时，一般均基于一张光罩进行光刻后采用一次刻蚀工艺刻蚀覆盖介质层形成所有的栅极接触孔。对于叠层结构的层数较少(譬如，32层或64层)的结构而言，采用一张光罩形成栅极接触孔可以满足产品的需要；而对于叠层结构的层数较多的叠层结构(譬如，大于等于128层)而言，若采用一张光罩进行光刻后采用一次刻蚀工艺形成所有的栅极接触孔，由于栅极接触孔的深度差异较大，最深的栅极接触孔与最浅的栅极接触孔的深度差较大，很容易造成部分栅极层刻蚀过量甚至被刻穿的情况，对刻蚀工艺来说有很大的挑战。
针对上述情况，目前对于层数较多的叠层结构而言，需要将叠层结构分为上部区域及下部区域，其中，上部区域为对应于叠层结构的台阶状边缘的上部的区域，是需要形成的栅极接触孔的深度较小的区域，而下部区域为对应于叠层结构的台阶状边缘的下部的区域，是需要形成的栅极接触孔的深度较大的区域；分别采用不同的光罩及刻蚀程式(recipe)分别对两个区域进行光刻刻蚀。而采用张光罩及两个刻蚀程式分别对不同的区域进行光刻刻蚀虽然可以避免栅极层的过刻蚀，但无疑会导致生产成本较高及差率较低的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
形成材料层，所述材料层包括依次连接的第一区域、第二区域及第三区域；及
基于同一光罩及同一刻蚀工艺于所述材料层内形成一个或多个第一接触孔、一个或多个第二接触孔及一个或多个第三接触孔；所述第一接触孔位于所述第一区域内，所述第二接触孔位于所述第二区域内，所述第三接触孔位于所述第三区域内；所述第二接触孔的深度大于所述第一接触孔的深度且小于所述第三接触孔的深度，所述第二接触孔的孔径大于所述第一接触孔的孔径及所述第三接触孔的孔径。
可选地，所述光罩具有分别对应于所述第一区域、所述第二区域及所述第三区域的第一透光区域、第二透光区域及第三透光区域，所述第二透光区域内的图形尺寸大于所述第一透光区域内的图形尺寸及所述第三透光区域内的图形尺寸。
可选地，所述第一接触孔的孔径与所述第三接触孔的孔径相同。
可选地，多个所述第一接触孔的深度不尽相同，多个所述第二接触孔的深度不尽相同，多个所述第三接触孔的深度不尽相同。
可选地，形成所述材料层之前还包括如下步骤：
提供基底；及
于所述基底上形成叠层结构，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述叠层结构的至少一边缘呈阶梯状；
所述材料层包括覆盖介质层，所述材料层覆盖所述叠层结构的阶梯状边缘；多个所述第一接触孔、多个所述第二接触孔及多个所述第三接触孔自所述叠层结构的阶梯状边缘顶部至所述叠层结构的阶梯状边缘底部呈多列间隔排布，各列所述第一接触孔、所述第二接触孔及所述第三接触孔与各层所述栅极层一一对应设置，且暴露出各层所述栅极层；所述材料层的第一区域覆盖所述叠层结构的阶梯状边缘的上部，且所述第一接触孔暴露出位于所述叠层结构上部的所述栅极层；所述材料层的第二区域覆盖所述叠层结构的阶梯状边缘的中部，且所述第二接触孔暴露出位于所述叠层结构中部的所述栅极层；所述材料层的第三区域覆盖所述叠层结构的阶梯状边缘的下部，且所述第三接触孔暴露出位于所述叠层结构下部的所述栅极层。
可选地，自所述叠层结构顶部至所述叠层结构底部，各列所述第一接触孔、所述第二接触孔及所述第三接触孔的深度依次增大。
可选地，所述叠层结构的层数大于等于128层。
可选地，于所述基底上形成初始叠层结构，所述初始叠层结构包括交替叠置的栅间介质层及牺牲层，所述初始叠层结构的至少一边缘呈阶梯状；
于所述初始叠层结构内形成栅极间隙，所述栅极间隙沿厚度方向贯穿所述初始叠层结构；
基于所述栅极间隙去除所述牺牲层以形成牺牲间隙；及
于所述牺牲间隙内填充导电层以形成所述栅极层。
可选地，于所述初始叠层结构内形成所述栅极间隙之前还包括如下步骤：
于所述初始叠层结构内形成沟道通孔，所述沟道通孔沿厚度方向贯穿所述初始叠层结构；
于所述沟道通孔的侧壁形成功能侧壁；及
于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层。
本发明还提供一种半导体结构，所述半导体结构包括：
材料层，所述材料层包括依次连接的第一区域、第二区域及第三区域；
一个或多个第一接触孔，位于所述材料层的第一区域内；
一个或多个第二接触孔，位于所述材料层的第二区域内；及
一个或多个第三接触孔，位于所述材料层的第三区域内；其中，
所述第二接触孔的深度大于所述第一接触孔的深度且小于所述第三接触孔的深度，所述第二接触孔的孔径大于所述第一接触孔的孔径及所述第三接触孔的孔径。
可选地，所述第一接触孔的孔径与所述第三接触孔的孔径相同。
可选地，多个所述第一接触孔的深度不尽相同，多个所述第二接触孔的深度不尽相同，多个所述第三接触孔的深度不尽相同。
可选地，所述半导体结构还包括：
基底；及
叠层结构，位于所述基底上，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述叠层结构的至少一边缘呈阶梯状；
所述材料层包括覆盖介质层，所述材料层覆盖所述叠层结构的阶梯状边缘；多个所述第一接触孔、多个所述第二接触孔及多个所述第三接触孔自所述叠层结构的阶梯状边缘顶部至所述叠层结构的阶梯状边缘底部呈多列间隔排布，各列所述第一接触孔、所述第二接触孔及所述第三接触孔与各层所述栅极层一一对应设置，且暴露出各层所述栅极层；所述材料层的第一区域覆盖所述叠层结构的阶梯状边缘的上部，且所述第一接触孔暴露出位于所述叠层结构上部的所述栅极层；所述材料层的第二区域覆盖所述叠层结构的阶梯状边缘的中部，且所述第二接触孔暴露出位于所述叠层结构中部的所述栅极层；所述材料层的第三区域覆盖所述叠层结构的阶梯状边缘的下部，且所述第三接触孔暴露出位于所述叠层结构下部的所述栅极层。
可选地，自所述叠层结构顶部至所述叠层结构底部，各列所述第一接触孔、所述第二接触孔及所述第三接触孔的深度依次增大。
可选地，所述叠层结构的层数大于等于128层。
可选地，所述半导体结构还包括：
沟道通孔，位于所述叠层结构内，且沿所述叠层结构的厚度方向贯穿所述叠层结构；
功能侧壁，位于所述沟道通孔的侧壁；
沟道层，位于所述功能侧壁的表面及所述沟道通孔的底部。
如上所述，本发明的半导体结构及其制备方法，具有以下有益效果：
本发明的半导体结构的制备方法基于同一光罩及同一刻蚀工艺于所述材料层内形成一个或多个第一接触孔、一个或多个第二接触孔及一个或多个第三接触孔，由于深度居中的第二接触孔的孔径大于第一接触孔的孔径及第三接触孔的孔径，可以确保在刻蚀过程中使得第二接触孔的底部聚集较多的聚合副产物，从而避免对第二接触孔底部的栅极层造成过刻蚀，本发明的半导体结构的制备方法简化了工艺步骤，提高了产率，并节约了生产成本；
本发明的半导体结构中深度居中的第二接触孔的孔径大于第一接触孔的孔径及第三接触孔的孔径，可以确保在采用刻蚀工艺形成第一接触孔、第二接触孔及第三接触孔过程中使得第二接触孔的底部聚集较多的聚合副产物，从而避免对第二接触孔底部的栅极层造成过刻蚀，使得第一接触孔、第二接触孔及第三接触孔可以采用同一张具有分别对应于第一区域、第二区域及第三区域的第一透光区域、第二透光区域及第三透光区域，且第二透光区域内的图形尺寸大于第一透光区域内的图形尺寸及第三透光区域内的图形尺寸的光罩及同一刻蚀工艺形成，从而简化工艺步骤，提高了产率，并节约了生产成本。
附图说明
图1显示为本发明实施例一中提供的半导体结构的制备方法的流程图。
图2至图4显示为本发明实施例一中提供的半导体结构的制备方法中步骤1)所得结构的截面结构示意图。
图5显示为本发明实施例一中提供的半导体结构的制备方法中步骤2)所得结构的俯视结构示意图。
图6显示为沿图5中对应于叠层结构边缘区域的俯视结构示意图。
图7显示为本发明实施例一种提供的半导体结构的制备方法中步骤2)所得结构中第二区域与第三区域交界处的局部放大结构示意图。
元件标号说明
10 基底
11 第一导电类型阱区
12 第二导电类型阱区
13 叠层结构
131 栅间介质层
132 栅极层
14 沟道通孔
15 功能侧壁
16 沟道层
17 填充绝缘层
18 材料层
181 覆盖介质层
182 顶层覆盖层
183 第一区域
184 第二区域
185 第三区域
19 硬掩膜层
20 第一接触孔
21 第二接触孔
22 第三接触孔
23 聚合副产物
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本实施例还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)形成材料层，所述材料层包括依次连接的第一区域、第二区域及第三区域；及
2)基于同一光罩及同一刻蚀工艺于所述材料层内一个或多个第一接触孔、一个或多个第二接触孔及一个或多个第三接触孔；所述第一接触孔位于所述第一区域内，所述第二接触孔位于所述第二区域内，所述第三接触孔位于所述第三区域内；所述第二接触孔的深度大于所述第一接触孔的深度且小于所述第三接触孔的深度，所述第二接触孔的孔径大于所述第一接触孔的孔径及所述第三接触孔的孔径。
在一个示例中，如图2及图3所示，步骤1)之前还包括如下步骤：
提供基底10；及
于所述基底10的上表面形成叠层结构13，所述叠层结构13包括交替叠置的栅间介质层131及栅极层132；所述叠层结构13的至少一边缘呈阶梯状。
作为示例，所述基底10可以根据器件的实际需求进行选择，所述基底10可以包括硅基底、锗(Ge)基底、锗化硅(SiGe)基底、SOI(Silicon-on-insulator，绝缘体上硅)基底或GOI(Germanium-on-Insulator，绝缘体上锗)基底等等；优选地，本实施例中，所述基底10包括硅基底。
需要说明的是，所述基底10可以为进行离子掺杂后的基底，具体地，所述基底10可以为P型掺杂基底，也可以为N型掺杂基底。
作为示例，于所述基底10上形成所述叠层结构13之前还包括于所述基底10上形成第一导电类型的阱区11及第二导电类型的阱区12的步骤，其中，所述第一导电类型的阱区11位于所述基底10的上表面，所述第二导电类型的阱区12位于所述第一导电类型的阱区11的上表面；所述叠层结构13位于所述第二导电类型的阱区12的上表面。具体的，所述第一导电类型的阱区11可以包括高压P阱区(HVPW)，所述第二导电类型的阱区12可以包括深N阱(DNW)。
作为示例，所述叠层结构13的层数可以根据实际需要进行设定，优选地，本实施例中，所述叠层结构13的层数可以大于等于128层，即所述栅间介质层131及所述栅极层132的总层数可以大于等于128层。
作为示例，于所述基底10上形成所述叠层结构13包括如下步骤：
于所述基底10上形成初始叠层结构(未示出)，所述初始叠层结构包括交替叠置的栅间介质层131及牺牲层(未示出)，所述初始叠层结构的至少一边缘呈阶梯状；
于所述初始叠层结构内形成栅极间隙(未示出)，所述栅极间隙沿厚度方向贯穿所述初始叠层结构；
基于所述栅极间隙去除所述牺牲层以形成牺牲间隙(未示出)；及
于所述牺牲间隙内填充导电层以形成所述栅极层132。
作为示例，在相同的刻蚀条件下，所述牺牲层相较于所述栅间介质层131具有较高的刻蚀选择比，以确保在去除所述牺牲层时所述牺牲层时所述栅间介质层131几乎不被去除；具体的，所述栅间介质层131可以包括但不仅限于氧化硅层，所述牺牲层可以包括氮化硅层；所述栅极层132可以包括金属层，譬如钨层等等。
作为示例，于所述初始叠层结构内形成所述栅极间隙之前还包括如下步骤：
于所述初始叠层结构内形成沟道通孔14，所述沟道通孔14沿厚度方向贯穿所述初始叠层结构；
于所述沟道通孔14的侧壁形成功能侧壁15；及
于所述功能侧壁15的表面及所述沟道通孔14的底部形成沟道层16。
作为示例，形成所述沟道层16后，所述沟道层16远离功能侧壁15的一侧还有间隙，即所述沟道层16并未填满所述沟道通孔14，此时，还包括于所述沟道层16的表面形成填充绝缘层17的步骤，所述填充绝缘层17填满所述沟道通孔14。上述步骤形成的所述沟道通孔14、所述功能侧壁、所述沟道层16及所述填充绝缘层17如图4所示。
作为示例，所述功能侧壁15可以包括依次叠置的阻挡层(未示出)、存储层(未示出)及隧穿层(未示出)；其中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。
作为示例，所述沟道层16可以包括但不仅限于多晶硅层；所述填充绝缘层17可以包括但不仅限于氧化硅层。
作为示例，步骤1)中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述材料层18。
作为示例，所述材料层18可以包括覆盖介质层181，所述覆盖介质层181覆盖所述叠层结构13的阶梯状边缘。
作为示例，如图3及图4所示，所述材料层18还可以包括顶层覆盖层182，所述顶层覆盖层182位于所述覆盖介质层181的上表面及所述叠层结构13的上表面。
作为示例，所述覆盖介质层181及所述顶层覆盖层182均可以包括但不仅限于氧化硅层。
作为示例，步骤2)中，可以基于同一光罩(未示出)及同一刻蚀工艺同时于所述材料层18内形成所述第一接触孔20、所述第二接触孔21及所述第三接触孔22。
作为示例，所述光罩具有分别对应于所述第一区域183、所述第二区域184及所述第三区域185的第一透光区域、第二透光区域及第三透光区域，所述第二透光区域内的图形尺寸大于所述第一透光区域内的图形尺寸及所述第三透光区域内的图形尺寸。
作为示例，可以先于所述材料层18的上表面形成一层硬掩膜层19，然后基于所述光罩采用光刻刻蚀工艺将所述硬掩膜层19进行图形化，图形化后的所述硬掩膜层19定义出所述第一接触孔20、所述第二接触孔21及所述第三接触孔22的形状及位置；然后再基于图形化后的所述硬掩膜层19采用干法刻蚀工艺对所述材料层18进行刻蚀以形成所述以接触孔20、所述第二接触孔21及所述第三接触孔22，如图5所示。
作为示例，一个或多个所述第一接触孔20、一个或多个所述第二接触孔21及一个或多个所述第三接触孔22自所述叠层结构13的阶梯状边缘顶部至所述叠层结构13的阶梯状边缘底部呈多列间隔排布，各列所述第一接触孔20、所述第二接触孔21及所述第三接触孔22与各层所述栅极层132一一对应设置，且暴露出各层所述栅极层132；所述材料层18的第一区域183覆盖所述叠层结构13的阶梯状边缘的上部，且所述第一接触孔20暴露出位于所述叠层结构13上部的所述栅极层132；所述材料层18的第二区域184覆盖所述叠层结构13的阶梯状边缘的中部，且所述第二接触孔21暴露出位于所述叠层结构13中部的所述栅极层132；所述材料层18的第三区域185覆盖所述叠层结构13的阶梯状边缘的下部，且所述第三接触孔22暴露出位于所述叠层结构13下部的所述栅极层132，如图5所示。
作为示例，多个所述第一接触孔20的深度不仅相同，具体的，沿所述叠层结构13的阶梯状边缘由上至下的延伸方向上，各列所述第一接触孔20的深度依次加深；多个所述第二接触孔21的深度不尽相同，具体的，沿所述叠层结构13的阶梯状边缘由上至下的延伸方向，各列所述第一接触孔20的深度依次加深；多个所述第三接触孔22的深度不尽相同，具体的，沿所述叠层结构13的阶梯状边缘由上至下的延伸方向，各列所述第三接触孔22的深度依次加深；但需要说明的是，最深的所述第一接触孔20的深度小于最浅的所述第二接触孔21的深度，最深的所述第二接触孔21的深度小于最浅的所述第三接触孔22的深度。
作为示例，所述第二接触孔21的孔径大于所述第一接触孔20的孔径及所述第三接触孔22的孔径，所述第一接触孔20的孔径可以与所述第三接触孔22的孔径相同，如图5及图6所示。
需要说明的是，各列所述第一接触孔20的数量可以为多个，各列所述第二接触孔21的数量可以为多个，各列所述第三接触孔22的数量可以为多个；即所述第一接触孔20、所述第二接触孔21及所述第三接触孔22均可以呈多行多列排布，如图6所示。
在采用同一所述光罩及同一刻蚀工艺形成所述第一接触孔20、所述第二接触孔21及所述第三接触孔22时，由于要形成完整的、深度较深的所述第三接触孔22，故在形成所述第一接触孔20及所述第二接触孔21之后，所述第三接触孔22并未刻蚀完毕，在继续刻蚀形成所述第三接触孔22的过程中，会对第一接触孔20的底部及所述第二接触孔21的底部继续进行刻蚀；又由于所述第一接触孔20较浅，刻蚀过程中产生的聚合副产物23很容易沉积在所述第一接触孔20的底部而对所述第一接触孔20的底部形成保护，从而避免对位于所述第一接触孔20底部的所述栅极层132造成过刻蚀；故对于孔径相同的不同深度的接触孔而言，深度居中的接触孔存在的过刻蚀最为严重，即若本实施例中的所述第二接触孔21的孔径与所述第一接触孔20的孔径及所述第三接触孔22的孔径相同，则所述第二接触孔21的过刻蚀会最为严重；而本实施例中，由于所述第二接触孔21的孔径相较于所述第一接触孔20的孔径及所述第三接触孔22的孔径较大，相较于相同深度而孔径较小的接触孔，刻蚀产生的聚合副产物23更容易沉积在所述第二接触孔21的底部而对位于所述第二接触孔21底部形成保护，从而避免对位于所述第二接触孔20底部的所述栅极层132造成过刻蚀，如图7所示。正是由于具有上述效果，本实施例中的所述第一接触孔20、所述第二接触孔21及所述第三接触孔23才可以采用同一张所述光罩及同一刻蚀工艺形成，从而简化工艺步骤，提高了产率，并节约了生产成本。需要说明的是，刻蚀过程中形成的聚合副产物23会沉积于各接触孔的侧壁及底部。
实施例二
请结合图2至图4及图7继续参阅图5至图6，本实施例中还提供一种半导体结构，所述半导体结构包括：材料层18，所述材料层18包括依次连接的第一区域183、第二区域184及第三区域185；一个或多个第一接触孔20，所述第一接触孔20位于所述材料层18的第一区域183内；一个或多个第二接触孔21，所述第二接触孔21位于所述材料层18的第二区域184内；及一个或多个第三接触孔22，所述第三接触孔22位于所述材料层18的第三区域185内；其中，所述第二接触孔21的深度大于所述第一接触孔20的深度且小于所述第三接触孔22的深度，所述第二接触孔21的孔径大于所述第一接触孔20的孔径及所述第三接触孔23的孔径。
作为示例，所述半导体结构还包括：基底10；及叠层结构13，所述叠层结构13位于所述基底10上，所述叠层结构13包括交替叠置的栅间介质层131及栅极层132；所述叠层结构13的至少一边缘呈阶梯状。
作为示例，所述基底10可以根据器件的实际需求进行选择，所述基底10可以包括硅基底、锗基底、锗化硅基底、SOI基底或GOI基底等等；优选地，本实施例中，所述基底10包括硅基底。
需要说明的是，所述基底10可以为进行离子掺杂后的基底，具体地，所述基底10可以为P型掺杂基底，也可以为N型掺杂基底。
作为示例，所述基底10上还可以形成有第一导电类型的阱区11及第二导电类型的阱区12的步骤，其中，所述第一导电类型的阱区11位于所述基底10的上表面，所述第二导电类型的阱区12位于所述第一导电类型的阱区11的上表面；所述叠层结构13位于所述第二导电类型的阱区12的上表面。具体的，所述第一导电类型的阱区11可以包括高压P阱区，所述第二导电类型的阱区12可以包括深N阱。
作为示例，所述叠层结构13的层数可以根据实际需要进行设定，优选地，本实施例中，所述叠层结构13的层数可以大于等于128层，即所述栅间介质层131及所述栅极层132的总层数可以大于等于128层。
作为示例，所述材料层18可以包括覆盖介质层181，所述覆盖介质层181覆盖所述叠层结构13的阶梯状边缘。
作为示例，如图3及图4所示，所述材料层18还可以包括顶层覆盖层182，所述顶层覆盖层182位于所述覆盖介质层181的上表面及所述叠层结构13的上表面。
作为示例，所述覆盖介质层181及所述顶层覆盖层182均可以包括但不仅限于氧化硅层。
作为示例，一个或多个所述第一接触孔20、一个或多个所述第二接触孔21及一个或多个所述第三接触孔22自所述叠层结构13的阶梯状边缘顶部至所述叠层结构13的阶梯状边缘底部呈多列间隔排布，各列所述第一接触孔20、所述第二接触孔21及所述第三接触孔22与各层所述栅极层132一一对应设置，且暴露出各层所述栅极层132；所述材料层18的第一区域183覆盖所述叠层结构13的阶梯状边缘的上部，且所述第一接触孔20暴露出位于所述叠层结构13上部的所述栅极层132；所述材料层18的第二区域184覆盖所述叠层结构13的阶梯状边缘的中部，且所述第二接触孔21暴露出位于所述叠层结构13中部的所述栅极层132；所述材料层18的第三区域185覆盖所述叠层结构13的阶梯状边缘的下部，且所述第三接触孔22暴露出位于所述叠层结构13下部的所述栅极层132。
作为示例，多个所述第一接触孔20的深度不仅相同，具体的，沿所述叠层结构13的阶梯状边缘由上至下的延伸方向上，各列所述第一接触孔20的深度依次加深；多个所述第二接触孔21的深度不尽相同，具体的，沿所述叠层结构13的阶梯状边缘由上至下的延伸方向，各列所述第一接触孔20的深度依次加深；多个所述第三接触孔22的深度不尽相同，具体的，沿所述叠层结构13的阶梯状边缘由上至下的延伸方向，各列所述第三接触孔22的深度依次加深；但需要说明的是，最深的所述第一接触孔20的深度小于最浅的所述第二接触孔21的深度，最深的所述第二接触孔21的深度小于最浅的所述第三接触孔22的深度。
作为示例，所述第二接触孔21的孔径大于所述第一接触孔20的孔径及所述第三接触孔22的孔径，所述第一接触孔20的孔径可以与所述第三接触孔22的孔径相同。
需要说明的是，各列所述第一接触孔20的数量可以为多个，各列所述第二接触孔21的数量可以为多个，各列所述第三接触孔22的数量可以为多个；即所述第一接触孔20、所述第二接触孔21及所述第三接触孔22均可以呈多行多列排布，如图6所示。
作为示例，所述半导体结构还包括：沟道通孔14，所述沟道通孔14位于所述叠层结构13内，且所述沟道通孔14沿所述叠层结构13的厚度方向贯穿所述叠层结构13；功能侧壁15，所述功能侧壁15位于所述沟道通孔14的侧壁；沟道层16，所述沟道层16位于所述功能侧壁15的表面及所述沟道通孔14的底部。
作为示例，所述功能侧壁15可以包括依次叠置的阻挡层(未示出)、存储层(未示出)及隧穿层(未示出)；其中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层，所述沟道层16可以包括但不仅限于多晶硅层。
作为示例，所述沟道层16远离功能侧壁15的一侧还有间隙，即所述沟道层16并未填满所述沟道通孔14，此时，所述半导体结构还包括填充绝缘层17，所述填充绝缘层17填满所述沟道通孔14；所述填充绝缘层17可以包括但不仅限于氧化硅层。
本发明的半导体结构中深度居中的所述第二接触孔21的孔径大于所述第一接触孔20的孔径及所述第三接触孔22的孔径，可以确保在采用刻蚀工艺形成所述第一接触孔20、所述第二接触孔21及所述第三接触孔22过程中使得所述第二接触孔22的底部聚集较多的聚合副产物23，从而避免对所述第二接触孔22底部的所述栅极层132造成过刻蚀，使得所述第一接触孔20、所述第二接触孔21及所述第三接触孔22可以采用同一张具有分别对应于所述第一区域183、所述第二区域184及所述第三区域185的第一透光区域、第二透光区域及第三透光区域，且所述第二透光区域内的图形尺寸大于所述第一透光区域内的图形尺寸及所述第三透光区域内的图形尺寸的光罩及同一刻蚀工艺形成，从而简化工艺步骤，提高了产率，并节约了生产成本。
如上所述，本发明的半导体结构及其制备方法，所述半导体结构的制备方法包括如下步骤：形成材料层，所述材料层包括依次连接的第一区域、第二区域及第三区域；及基于同一光罩及同一刻蚀工艺于所述材料层内一个或多个第一接触孔、一个或多个第二接触孔及一个或多个第三接触孔；所述第一接触孔位于所述第一区域内，所述第二接触孔位于所述第二区域内，所述第三接触孔位于所述第三区域内；所述第二接触孔的深度大于所述第一接触孔的深度且小于所述第三接触孔的深度，所述第二接触孔的孔径大于所述第一接触孔的孔径及所述第三接触孔的孔径。本发明的半导体结构的制备方法基于同一光罩及同一刻蚀工艺于所述材料层内形成一个或多个第一接触孔、一个或多个第二接触孔及一个或多个第三接触孔，由于深度居中的第二接触孔的孔径大于第一接触孔的孔径及第三接触孔的孔径，可以确保在刻蚀过程中使得第二接触孔的底部聚集较多的聚合副产物，从而避免对第二接触孔底部的栅极层造成过刻蚀，本发明的半导体结构的制备方法简化了工艺步骤，提高了产率，并节约了生产成本；本发明的半导体结构中深度居中的第二接触孔的孔径大于第一接触孔的孔径及第三接触孔的孔径，可以确保在采用刻蚀工艺形成第一接触孔、第二接触孔及第三接触孔过程中使得第二接触孔的底部聚集较多的聚合副产物，从而避免对第二接触孔底部的栅极层造成过刻蚀，使得第一接触孔、第二接触孔及第三接触孔可以采用同一张具有分别对应于第一区域、第二区域及第三区域的第一透光区域、第二透光区域及第三透光区域，且第二透光区域内的图形尺寸大于第一透光区域内的图形尺寸及第三透光区域内的图形尺寸的光罩及同一刻蚀工艺形成，从而简化工艺步骤，提高了产率，并节约了生产成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
形成材料层，所述材料层包括依次连接的第一区域、第二区域及第三区域；及
基于同一光罩及同一刻蚀工艺于所述材料层内形成一个或多个第一接触孔、一个或多个第二接触孔及一个或多个第三接触孔；所述第一接触孔位于所述第一区域内，所述第二接触孔位于所述第二区域内，所述第三接触孔位于所述第三区域内；所述第二接触孔的深度大于所述第一接触孔的深度且小于所述第三接触孔的深度，所述第二接触孔的孔径大于所述第一接触孔的孔径及所述第三接触孔的孔径。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述光罩具有分别对应于所述第一区域、所述第二区域及所述第三区域的第一透光区域、第二透光区域及第三透光区域，所述第二透光区域内的图形尺寸大于所述第一透光区域内的图形尺寸及所述第三透光区域内的图形尺寸。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一接触孔的孔径与所述第三接触孔的孔径相同。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于：多个所述第一接触孔的深度不尽相同，多个所述第二接触孔的深度不尽相同，多个所述第三接触孔的深度不尽相同。
5.根据权利要求1至4中任一项所述的半导体结构的制备方法，其特征在于：
形成所述材料层之前还包括如下步骤：
提供基底；及
于所述基底上形成叠层结构，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述叠层结构的至少一边缘呈阶梯状；
所述材料层包括覆盖介质层，所述材料层覆盖所述叠层结构的阶梯状边缘；多个所述第一接触孔、多个所述第二接触孔及多个所述第三接触孔自所述叠层结构的阶梯状边缘顶部至所述叠层结构的阶梯状边缘底部呈多列间隔排布，各列所述第一接触孔、所述第二接触孔及所述第三接触孔与各层所述栅极层一一对应设置，且暴露出各层所述栅极层；所述材料层的第一区域覆盖所述叠层结构的阶梯状边缘的上部，且所述第一接触孔暴露出位于所述叠层结构上部的所述栅极层；所述材料层的第二区域覆盖所述叠层结构的阶梯状边缘的中部，且所述第二接触孔暴露出位于所述叠层结构中部的所述栅极层；所述材料层的第三区域覆盖所述叠层结构的阶梯状边缘的下部，且所述第三接触孔暴露出位于所述叠层结构下部的所述栅极层。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，自所述叠层结构顶部至所述叠层结构底部，各列所述第一接触孔、所述第二接触孔及所述第三接触孔的深度依次增大。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述叠层结构的层数大于等于128层。
8.根据权利要求5所述的半导体结构的制备方法，其特征在于，于所述基底上形成所述叠层结构包括如下步骤：
于所述基底上形成初始叠层结构，所述初始叠层结构包括交替叠置的栅间介质层及牺牲层，所述初始叠层结构的至少一边缘呈阶梯状；
于所述初始叠层结构内形成栅极间隙，所述栅极间隙沿厚度方向贯穿所述初始叠层结构；
基于所述栅极间隙去除所述牺牲层以形成牺牲间隙；及
于所述牺牲间隙内填充导电层以形成所述栅极层。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，于所述初始叠层结构内形成所述栅极间隙之前还包括如下步骤：
于所述初始叠层结构内形成沟道通孔，所述沟道通孔沿厚度方向贯穿所述初始叠层结构；
于所述沟道通孔的侧壁形成功能侧壁；及
于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层。
10.一种半导体结构，其特征在于，包括：
材料层，所述材料层包括依次连接的第一区域、第二区域及第三区域；
一个或多个第一接触孔，位于所述材料层的第一区域内；
一个或多个第二接触孔，位于所述材料层的第二区域内；及
一个或多个第三接触孔，位于所述材料层的第三区域内；其中，
所述第二接触孔的深度大于所述第一接触孔的深度且小于所述第三接触孔的深度，所述第二接触孔的孔径大于所述第一接触孔的孔径及所述第三接触孔的孔径。
11.根据权利要求10所述的半导体结构，其特征在于：所述第一接触孔的孔径与所述第三接触孔的孔径相同。
12.根据权利要求10所述的半导体结构，其特征在于：多个所述第一接触孔的深度不尽相同，多个所述第二接触孔的深度不尽相同，多个所述第三接触孔的深度不尽相同。
13.根据权利要求10至12中任一项所述的半导体结构，其特征在于：所述半导体结构还包括：
基底；及
叠层结构，位于所述基底上，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述叠层结构的至少一边缘呈阶梯状；
所述材料层包括覆盖介质层，所述材料层覆盖所述叠层结构的阶梯状边缘；多个所述第一接触孔、多个所述第二接触孔及多个所述第三接触孔自所述叠层结构的阶梯状边缘顶部至所述叠层结构的阶梯状边缘底部呈多列间隔排布，各列所述第一接触孔、所述第二接触孔及所述第三接触孔与各层所述栅极层一一对应设置，且暴露出各层所述栅极层；所述材料层的第一区域覆盖所述叠层结构的阶梯状边缘的上部，且所述第一接触孔暴露出位于所述叠层结构上部的所述栅极层；所述材料层的第二区域覆盖所述叠层结构的阶梯状边缘的中部，且所述第二接触孔暴露出位于所述叠层结构中部的所述栅极层；所述材料层的第三区域覆盖所述叠层结构的阶梯状边缘的下部，且所述第三接触孔暴露出位于所述叠层结构下部的所述栅极层。
14.根据权利要求13所述的半导体结构，其特征在于：自所述叠层结构顶部至所述叠层结构底部，各列所述第一接触孔、所述第二接触孔及所述第三接触孔的深度依次增大。
15.根据权利要求13所述的半导体结构，其特征在于：所述叠层结构的层数大于等于128层。
16.根据权利要求13所述的半导体结构，其特征在于：所述半导体结构还包括：
沟道通孔，位于所述叠层结构内，且沿所述叠层结构的厚度方向贯穿所述叠层结构；
功能侧壁，位于所述沟道通孔的侧壁；
沟道层，位于所述功能侧壁的表面及所述沟道通孔的底部。
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