CN105810564A - 用于制备mos管的组合掩膜版 - Google Patents
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Abstract
本发明涉及电子技术领域,具体涉及一种组合掩膜版。用于制备MOS管的组合掩膜版,包括,第一掩膜版,用于在一复合结构中形成一第一薄膜层;第二掩膜版,用于在复合结构中形成一第二薄膜层;第三掩膜版,用于在复合结构中形成一第三薄膜层;第一掩膜版与第三掩膜版叠加后的重合区域形成第四光掩模图形,第四光掩膜图形用于在复合结构中形成连接第一薄膜层与第三薄膜层的连接孔;第二掩膜版与第三掩膜版叠加后的重合区域形成第五光掩模图形,第五光掩膜图形用于在复合结构中形成连接第二薄膜层与三薄膜层的连接孔。本发明可以减少针对连接孔单独设置独立的掩膜版,降低集成电路的制造成本。
Description
技术领域
本发明涉及电子技术领域,具体涉及一种组合掩膜版。
背景技术
集成电路版图(Layout)是集成电路设计与工艺制造之间的接口,集成电路版图对应于晶圆片上电路元器件结构的几何图形组合,由不同层的图形组合而成,如有源层、多晶硅层、金属层等,在CMOS(互补金属氧化物半导体)工艺的芯片中,不论多么复杂的电路,几乎都是由NMOS和PMOS器件组合而成,现有技术中MOS器件每个层次的版图需要制备一个独立的掩膜版(MASK),利用掩膜版及集成电路工艺设备可以将设计的版图转移到涂有光刻胶的硅片上,现有技术的MOS器件的一种集成电路版图如图1所示,需要如图1a至图1d的掩膜版A至掩膜版D,过多的掩膜版提高了集成电路的制造成本。
发明内容
本发明的目的在于,提供一种用于制备MOS管的组合掩膜版,解决以上技术问题;
本发明所解决的技术问题可以采用以下技术方案来实现:
用于制备MOS管的组合掩膜版,其中,包括,
第一掩膜版,所述第一掩膜版上形成有第一光掩膜图形,所述第一光掩模图形用于在一复合结构中形成一第一薄膜层;
第二掩膜版,所述第二掩膜版上形成有第二光掩膜图形,所述第二光掩模图形用于在所述复合结构中形成一第二薄膜层;
第三掩膜版,所述第三掩膜版上形成有第三光掩膜图形,所述第三光掩模图形用于在所述复合结构中形成一第三薄膜层;
所述第一掩膜版与所述第三掩膜版叠加后的重合区域形成第四光掩模图形,所述第四光掩膜图形用于在所述复合结构中形成连接所述第一薄膜层与所述第三薄膜层的连接孔;所述第二掩膜版与所述第三掩膜版叠加后的重合区域形成第五光掩模图形,所述第五光掩膜图形用于在所述复合结构中形成连接所述第二薄膜层与所述三薄膜层的连接孔。
本发明的用于制备MOS管的组合掩膜版,所述第一薄膜层为形成MOS管的多晶硅层。
本发明的用于制备MOS管的组合掩膜版,所述第二薄膜层为形成MOS管的扩散层。
本发明的用于制备MOS管的组合掩膜版,所述第三薄膜层为形成MOS管的金属层。
本发明的用于制备MOS管的组合掩膜版,所述重合区域为透光区域,所述第四光掩模图形和/或所述第五光掩模图形由至少一个所述透光区域组成连接孔图形。
本发明的用于制备MOS管的组合掩膜版,所述第一掩膜版上设有A1透光区域;所述第三掩膜版上设有C3透光区域,所述第一掩膜版与所述第三掩膜版叠加后,所述A1透光区域与所述C3透光区域叠加形成第一连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,所述第一掩膜版上还设有A2透光区域;所述第三掩膜版上设有一C3透光区域,所述A2透光区域与所述C3透光区域叠加形成第二连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,所述第三掩膜版上还设有一C2透光区域,所述A2透光区域与所述C2透光区域叠加形成第三连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,所述第二掩膜版上设有B1透光区域;所述B1透光区域与所述C1透光区域叠加形成第四连接孔图形区域;所述B1透光区域与所述C2透光区域叠加形成第五连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版采用相位移掩膜;或,
所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版采用二进制掩膜版。
有益效果:由于采用以上技术方案,本发明可以减少针对连接孔单独设置独立的掩膜版,降低集成电路的制造成本。
附图说明
图1为现有技术的MOS器件的版图;
图1a至图1d为图1对应的各个独立的掩膜版;
图2为本发明的MOS器件的版图;
图2a至图2c为图2对应的掩膜版;
图3为图2a和图2c叠加后用于加工工艺的示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明,但不作为本发明的限定。
参照图2及图2a至图2c,用于制备MOS管的组合掩膜版,其中,包括,
第一掩膜版1,第一掩膜版1上形成有第一光掩膜图形,第一光掩模图形用于在一复合结构中形成一第一薄膜层;
第二掩膜版2,第二掩膜版2上形成有第二光掩膜图形,第二光掩模图形用于在复合结构中形成一第二薄膜层;
第三掩膜版3,第三掩膜版3上形成有第三光掩膜图形,第三光掩模图形用于在复合结构中形成一第三薄膜层;
第一掩膜版1与第三掩膜版3叠加后的重合区域形成第四光掩模图形,第四光掩膜图形用于在复合结构中形成连接第一薄膜层与第三薄膜层的连接孔(Contact);第二掩膜版2与第三掩膜版3叠加后的重合区域形成第五光掩模图形,第五光掩膜图形用于在复合结构中形成连接第二薄膜层与三薄膜层的连接孔。
MOS管的三端包括栅极(Gate)、源极(Source)、漏极(Drain),在版图设计时,根据制造时所用的材料或方法,包括多晶硅和扩散层,其中与扩散层重叠部分的多晶硅是MOS管的栅极,栅极两侧的扩散区分别是源极和漏极。本发明的用于制备MOS管的组合掩膜版,第一薄膜层为形成MOS管的多晶硅层(Poly)。第二薄膜层为形成MOS管的扩散层(Diffusion)。第三薄膜层为形成MOS管的金属层(METAL)。
本发明的用于制备MOS管的组合掩膜版,重合区域为透光区域,第四光掩模图形和/或第五光掩模图形由至少一个透光区域组成连接孔图形。
本发明的用于制备MOS管的组合掩膜版,第一掩膜版上设有A1透光区域;第三掩膜版上设有C3透光区域,第一掩膜版与第三掩膜版叠加后,A1透光区域与C3透光区域叠加形成第一连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,第一掩膜版上还设有A2透光区域;第三掩膜版上设有一C3透光区域,A2透光区域与C3透光区域叠加形成第二连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,第三掩膜版上还设有一C2透光区域,A2透光区域与C2透光区域叠加形成第三连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,第二掩膜版上设有B1透光区域;B1透光区域与C1透光区域叠加形成第四连接孔图形区域;B1透光区域与C2透光区域叠加形成第五连接孔图形区域。
本发明的用于制备MOS管的组合掩膜版,第一掩膜版1和/或第二掩膜版2和/或第三掩膜版3采用二进制掩膜版或相位移掩膜版。
参照图3,图2a与图2c叠加后用于加工工艺的示意图,硅片5的上方第一掩膜版1用于制备多晶硅层,第三掩膜版3用于制备金属层,第一掩膜版1与第三掩膜版3相叠加用于制备连接多晶硅层和金属层的连接孔。
同样的,可以将第二掩膜版2与第三掩膜版3相叠加用于制备扩散层与金属层的连接孔。本发明可以减少针对连接孔单独设置独立的掩膜版,降低集成电路的制造成本。
以上所述仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。
Claims (10)
1.用于制备MOS管的组合掩膜版,其特征在于,包括,
第一掩膜版,所述第一掩膜版上形成有第一光掩膜图形,所述第一光掩模图形用于在一复合结构中形成一第一薄膜层;
第二掩膜版,所述第二掩膜版上形成有第二光掩膜图形,所述第二光掩模图形用于在所述复合结构中形成一第二薄膜层;
第三掩膜版,所述第三掩膜版上形成有第三光掩膜图形,所述第三光掩模图形用于在所述复合结构中形成一第三薄膜层;
所述第一掩膜版与所述第三掩膜版叠加后的重合区域形成第四光掩模图形,所述第四光掩膜图形用于在所述复合结构中形成连接所述第一薄膜层与所述第三薄膜层的连接孔;所述第二掩膜版与所述第三掩膜版叠加后的重合区域形成第五光掩模图形,所述第五光掩膜图形用于在所述复合结构中形成连接所述第二薄膜层与所述三薄膜层的连接孔。
2.根据权利要求1所述的用于制备MOS管的组合掩膜版,其特征在于,所述第一薄膜层为形成MOS管的多晶硅层。
3.根据权利要求1所述的用于制备MOS管的组合掩膜版,其特征在于,所述第二薄膜层为形成MOS管的扩散层。
4.根据权利要求1所述的用于制备MOS管的组合掩膜版,其特征在于,所述第三薄膜层为形成MOS管的金属层。
5.根据权利要求1所述的用于制备MOS管的组合掩膜版,其特征在于,所述重合区域为透光区域,所述第四光掩模图形和/或所述第五光掩模图形由至少一个所述透光区域组成连接孔图形。
6.根据权利要求1所述的用于制备MOS管的组合掩膜版,其特征在于,所述第一掩膜版上设有A1透光区域;所述第三掩膜版上设有C3透光区域,所述第一掩膜版与所述第三掩膜版叠加后,所述A1透光区域与所述C3透光区域叠加形成第一连接孔图形区域。
7.根据权利要求6所述的用于制备MOS管的组合掩膜版,其特征在于,所述第一掩膜版上还设有A2透光区域;所述第三掩膜版上设有一C3透光区域,所述A2透光区域与所述C3透光区域叠加形成第二连接孔图形区域。
8.根据权利要求7所述的用于制备MOS管的组合掩膜版,其特征在于,所述第三掩膜版上还设有一C2透光区域,所述A2透光区域与所述C2透光区域叠加形成第三连接孔图形区域。
9.根据权利要求8所述的用于制备MOS管的组合掩膜版,其特征在于,所述第二掩膜版上设有B1透光区域;所述B1透光区域与所述C1透光区域叠加形成第四连接孔图形区域;所述B1透光区域与所述C2透光区域叠加形成第五连接孔图形区域。
10.根据权利要求1所述的用于制备MOS管的组合掩膜版,其特征在于,所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版采用相位移掩膜;或,
所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版采用二进制掩膜版。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113885299A (zh) * | 2021-11-16 | 2022-01-04 | 华进半导体封装先导技术研发中心有限公司 | 一种多掩膜版尺寸芯片曝光方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101452210A (zh) * | 2007-11-28 | 2009-06-10 | 上海华虹Nec电子有限公司 | 形成不同图形密度的光刻方法 |
CN102608860A (zh) * | 2012-03-26 | 2012-07-25 | 深圳市华星光电技术有限公司 | 光刻蚀方法、光罩组合及曝光系统 |
CN103293847A (zh) * | 2013-05-29 | 2013-09-11 | 北京京东方光电科技有限公司 | 掩模板以及掩模板的制备方法 |
CN103489901A (zh) * | 2012-06-11 | 2014-01-01 | 比亚迪股份有限公司 | 半导体结构及其形成方法 |
CN103715232A (zh) * | 2012-09-28 | 2014-04-09 | 中国科学院微电子研究所 | 用于半导体功率器件的沟槽式终端及其制备方法 |
CN103866238A (zh) * | 2014-03-07 | 2014-06-18 | 京东方科技集团股份有限公司 | 一种真空蒸镀装置 |
CN103984202A (zh) * | 2014-04-23 | 2014-08-13 | 京东方科技集团股份有限公司 | 掩膜板和彩膜基板的制作方法 |
CN104091763A (zh) * | 2014-07-07 | 2014-10-08 | 电子科技大学 | 一种非均匀超结结构的制作方法 |
CN104166303A (zh) * | 2014-08-06 | 2014-11-26 | 京东方科技集团股份有限公司 | 一种掩膜板和曝光方法 |
-
2014
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101452210A (zh) * | 2007-11-28 | 2009-06-10 | 上海华虹Nec电子有限公司 | 形成不同图形密度的光刻方法 |
CN102608860A (zh) * | 2012-03-26 | 2012-07-25 | 深圳市华星光电技术有限公司 | 光刻蚀方法、光罩组合及曝光系统 |
CN103489901A (zh) * | 2012-06-11 | 2014-01-01 | 比亚迪股份有限公司 | 半导体结构及其形成方法 |
CN103715232A (zh) * | 2012-09-28 | 2014-04-09 | 中国科学院微电子研究所 | 用于半导体功率器件的沟槽式终端及其制备方法 |
CN103293847A (zh) * | 2013-05-29 | 2013-09-11 | 北京京东方光电科技有限公司 | 掩模板以及掩模板的制备方法 |
CN103866238A (zh) * | 2014-03-07 | 2014-06-18 | 京东方科技集团股份有限公司 | 一种真空蒸镀装置 |
CN103984202A (zh) * | 2014-04-23 | 2014-08-13 | 京东方科技集团股份有限公司 | 掩膜板和彩膜基板的制作方法 |
CN104091763A (zh) * | 2014-07-07 | 2014-10-08 | 电子科技大学 | 一种非均匀超结结构的制作方法 |
CN104166303A (zh) * | 2014-08-06 | 2014-11-26 | 京东方科技集团股份有限公司 | 一种掩膜板和曝光方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113885299A (zh) * | 2021-11-16 | 2022-01-04 | 华进半导体封装先导技术研发中心有限公司 | 一种多掩膜版尺寸芯片曝光方法 |
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