CN102867811B - 半导体结构及其制作方法以及制作半导体布局的方法 - Google Patents

Abstract

本发明公开一种半导体结构及其制作方法以及制作半导体布局的方法，该方法首先提供第一布局与第二布局，该第一布局包括有多个布线图案，而该第二布局包括有多个连接图案。接下来于该第一布局的这些布线图案中定义多个第一待切割图案，这些第一待切割图案分别与这些连接图案重叠。而在定义出这些第一待切割图案后，于该第一待切割图案与该连接图案的重叠处切分这些第一待切割图案，以分解该第一布局形成第三布局与第四布局。最后，分别输出该第三布局与该第四布局至第一光掩模与第二光掩模上。

Description

半导体结构及其制作方法以及制作半导体布局的方法

技术领域

本发明涉及一种半导体结构及其制作方法以及制作半导体布局的方法，且特别涉及一种采用双重图案化技术(doublepatterningtechnique，DPT)的制作半导体布局的方法及半导体结构。

背景技术

集成电路(integratedcircuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)工艺为不可或缺的技术，其主要是将所设计的图案，例如注入区域布局图案或电路布局图案等形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。伴随着后续的离子注入工艺、蚀刻工艺以及沉积工艺等半导体工艺步骤，可完成复杂的IC结构。

而随着半导体产业的微型化发展以及半导体制作技术的进步，已知作为广用技术的曝光技术已逐渐接近其极限。因此，可以在现有的基础设施上加大最小图案距离(高达二倍)的双重图案化技术(DPT)几乎已成为32纳米(nanometer，nm)与22nm线宽技术中最有可能的解决方法。请参阅图1，图1为已知双重图案化技术的分解方法的示意图。如图1所示，双重图案化技术主要是将原始布局图案100分解(decompose)形成于不同的二个光掩模上，其中光掩模包括布局图案102，另一光掩模则包括布局图案104，而布局图案102与布局图案104组合成原始布局图案100。另外，当一个完整而连续的原始布局图案因最小图案距离的考虑被分割成布局图案102与布局图案104(如图1中圆圈A所强调)时，该连续的布局图案被称作待切割图案(to-be-splitpattern)。

请参阅图2，图2为利用双重图案化技术制作的半导体布局结构。值得注意的是，由于双重图案化技术必需经历多次曝光(multipleexposure)步骤，因此重叠控制(overlaycontrol)与对准一直是双重图案化技术所关注的问题，且重叠控制与对准的问题在待切割图案被分解为两个切割图案(splitpattern)时又被更加突显。当双重图案化技术发生了重叠错误或对准不精确时，都有可能造成应该相连的切割图案在双重图案化技术之后并未相连。除此之外，光刻工艺中常发生的线末短缩(line-endshortening)现象，亦可能导致如图2中圆圈B所示的，切割图案并未相连等断线结果，而造成严重的断路问题。

由此可知，业界仍需要一种可克服上述问题的制作半导体布局图案的方法及半导体布局结构。

发明内容

因此，本发明提供一种半导体结构及其制作方法以及制作半导体布局的方法，用以解决双重图案化技术中发生的断线等问题。

根据本发明的一个方面，提供一种半导体结构，该半导体结构包括有布线图案，该布线图案包括有至少一第一线段与一第二线段，且至少部分该第一线段与部分该第二线段于邻接区域内彼此邻接。该半导体结构还包括连接图案，该连接图案设置于该邻接区域内，且电性连接该第一线段与该第二线段。

根据本发明的另一个方面，提供一种制作半导体布局的方法，该方法首先提供第一布局与第二布局，该第一布局包括有多个布线图案，而该第二布局包括有多个连接图案。接下来于该第一布局的这些布线图案中定义至少一个第一待切割图案，这些第一待切割图案分别与这些连接图案重叠。而在定义出这些第一待切割图案后，于该第一待切割图案与该连接图案的重叠处切分这些第一待切割图案，以分解该第一布局形成第三布局与第四布局，并分别输出该第三布局与该第四布局至第一光掩模与第二光掩模上。

根据本发明的再一个方面，提供一种制作半导体布局的方法，该方法首先提供第一布局，该第一布局包括有多个布线图案，随后于这些布线图案中定义出多个待切割图案。接下来提供第二布局，该第二布局包括有多个第一连接图案，随后于该第二布局中加入多个第二连接图案，且这些第二连接图案分别与这些待切割图案重叠，最后输出该第二布局至第一光掩模上。

根据本发明的又再一个方面，还提供一种制作半导体结构的方法，该方法首先提供第一原始布局与第二原始布局，该第一原始布局包括有多个布线图案，该第二原始布局包括有多个连接图案。接下来，在该第一原始布局中定义多个待切割图案，且这些待切割图案分别与这些连接图案重叠。在定义出这些待切割图案后，分解该第一原始布局，以将这些布线图案与这些待切割图案分别形成于第一分解布局与第二分解布局，随后将该第一分解布局与该第二分解布局分别形成于第一光掩模与第二光掩模上。待形成该第一光掩模与该第二光掩模后，进行双重图案化技术，依序转移该第一分解布局与该第二分解布局至膜层，并使该膜层包括有这些布线图案与这些待切割图案。

根据本发明所提供的制作半导体布局的方法，分别提供包括这些布线图案的该第一原始布局与包括这些连接图案的第二原始布局。接下来，将第一原始布局中与这些连接图案重叠的布线图案定义为这些待切割图案。或者亦可在第二原始布局中，相对于这些待切割图案处提供连接图案。由此可知，该第一原始布局中，凡是待切割图案处，皆与连接图案相对应。因此，当第一原始布局被分解为第一分解布局与第二分解布局，并分别通过双重图案化技术转移至某一膜层上后，凡是待切割图案处，尤其是待切割图案的分割处，后续皆会形成连线图案。是以，即使在双重图案化技术中被分解的待切割图案因对准不正确问题或线末短缩的问题发生断线等缺陷，仍可通过连接图案的形成移除该缺陷，确保后续形成的半导体结构的可靠度。简单地说，本发明提供一种半导体布局的设计与制作方法，在不增加工艺复杂度的前提下，得以有效地解决双重图案化技术固有的断线问题。

附图说明

图1为已知双重图案化技术的分解方法的示意图。

图2为利用双重图案化技术制作的半导体布局结构。

图3至图11为本发明所提供的制作半导体布局的方法的第一优选实施例的示意图。

图3与图6至图12为本发明所提供的制作半导体布局的方法的第二优选实施例的示意图。

图13与图14为根据本发明所提供的第一优选实施例或/与第二优选实施例所提供的制作半导体布局的方法所形成的半导体结构。

附图标记说明

100原始布局图案102布局图案

104布局图案

200第一原始布局202布线图案

202a第一布线图案202b第二布线图案

204a待切割图案204b待切割图案

206a切割部分206b对应切割部分

210第二原始布局212a连接图案

212b连接图案220第一分解布局

230第二分解布局222第一光掩模

232第二光掩模300基底

302导电层304底层

306介电层308覆盖层

310复合金属硬掩模312抗反射底层

314光致抗蚀剂层316a第一开口

316b第二开口318残余物

320a沟槽开口320b残余物

324光致抗蚀剂层

330第三光掩模332第三开口

400半导体结构402布线图案

402a第一线段402b第二线段

404邻接区域406连接图案

A、B圆圈

具体实施方式

请参阅图3至图11，图3至图11为本发明所提供的制作半导体布局的方法的第一优选实施例的示意图。如图3所示，首先提供第一原始布局200，在本优选实施例中第一原始布局200为金属内连线的沟槽布局，其包括有多个布线图案202如沟槽图案，但不限于此。本优选实施例的布线图案202亦可以为多晶硅栅极布线(polysiliconline)。

值得注意的是，当第一原始布局200中的任一布线图案202与相邻的至少两个布线图案202的间距违反预定规则(predeterminedrule)时，例如小于最小设计规则(minimumdesignrule)时，即可考虑利用双重图案化技术分解这些布线图案202。然而，当此至少三个布线图案202在利用双重图案化技术而被分别定义至不同的两个分解光掩模中，其违反预定规则的问题仍未解决时，本优选实施例是将其中之一定义为待切割图案204a。换句话说，第一原始布局200的布线图案202中定义有至少一个待切割图案204a，且待切割图案204a与其他布线图案202的间距违反上述的预定规则。

请参阅图4。接下来提供第二原始布局210，第二原始布局210包括有多个连接图案212a。在本优选实施例中，第二原始布局210可以是金属内连线的介层洞布局、虚设介层洞布局或接触洞布局，但不限于此。且第二原始布局210所欲形成的目标膜层与第一原始布局200所欲形成的目标膜层为上下堆叠的膜层。值得注意的是，为了显示出第二原始布局210与第一原始布局200的相对关系，在图4中，是将第一原始布局200以虚线标示，然而本领域一般技术人员应知第二原始布局210仅包括实线所示的连接图案212a。

请参阅图5。接下来，比对第一原始布局200与第二原始布局210，同时开始分解第一原始布局200。详细地说，首先将第一原始布局200中违反规则的相邻两布线图案202区分定义为多个第一布线图案202a与多个第二布线图案202b，使得第一布线图案202a彼此之间的距离符合上述的预定规则，同理亦使得第二布线图案202b彼此之间的距离符合上述的预定规则。由于本优选实施例是用于双重图案化技术，因此第一布线图案202a与第二布线图案202b被分解并于后续形成于不同的二个光掩模上，其中光掩模包括第一布线图案202a，另一光掩模则包括第二布线图案202b。此外，待切割图案204a则被切分为切割部分206a与对应(counterpart)切割部分206b。切割部分206a可与第一布线图案202a形成于相同的光掩模上；而对应切割部分206b则可与第二布线图案202b同时形成于另一光掩模上。

值得注意的是，本优选实施例还比对第一原始布局200与第二原始布局210，当第一原始布局200中的布线图案202与第二原始布局210中的连接图案212a重叠时，即将该布线图案另定义为待切割图案204b。换句话说，本优选实施例是在第一原始布局200中的布线图案202中定义至少一个待切割图案204b，而此待切割图案204b与连接图案212a重叠。此外，本优选实施例还于切分待切割图案204a的同时亦切分待切割图案204b，且是于待切割图案204b与连接图案212a的重叠处切分待切割图案204b，而将待切割图案204b切分形成切割部分206a与对应切割部分206b。

请同时参阅图6与图7。接下来分解第一原始布局200，并切分待切割图案204a与待切割图案204b。将第一布线图案202a、待切割图案204a的切割部分206a、与待切割图案204b的切割部分206a定义为第一分解布局220。同时，将第二布线图案202b、待切割图案204a的对应切割部分206b、与待切割图案204b的对应切割部分206b定义为第二分解布局230。值得注意的是，在第一分解布局220中，第一布线图案202a、待切割图案204a的切割部分206a、与待切割图案204b的切割部分206a彼此的间距，皆符合前述的预定规则。同理，在第二分解布局230中，第二布线图案202b、待切割图案204a的对应切割部分206b、与待切割图案204b的对应切割部分206b彼此的间距，亦皆符合前述的预定规则。此外，在形成第一分解布局220与第二分解布局230之后，可对第一分解布局220与第二分解布局230分别进行光学邻近修正(opticalproximitycorrection，OPC)方法。

值得注意的是，本优选实施例还在形成第一分解布局220与第二分解布局230之后，提供修正步骤。此修正步骤特别针对第一分解布局220与第二分解布局230中的各切割部分206a与各对应切割部分206b进行。详细地说，本修正步骤是以指向对应切割部分206b的方向延长或加大第一分解布局220中的各切割部分206a；同时，本修正步骤亦以指向切割部分206a的方向延长或加大第二分解布局230中的各对应切割部分206b，而形成缝合图案(stitchpattern)。通过此修正步骤，可增加切割部分206a与对应切割部分206b的重叠范围，并由此降低后续双重图案化技术中因对准不精确或线末短缩而造成切割部分206a与对应切割部分206b并未相连的机率。

请参阅图8与图9。在完成上述步骤之后，是将第一分解布局220输出形成于第一光掩模222(示于图8)上，同时将第二分解布局230输出形成于第二光掩模232(示于图9)上。接下来，利用第一光掩模222与第二光掩模232，可于预定膜层上进行双重图案化技术。详细地说，本优选实施例是于此提供基底300，基底300包括导电层302，而导电层302与基底300上则形成底层304。在本优选实施例中，底层304可包括碳氮化硅(siliconcarbonnitride，SiCN)，但不限于此。在底层304上形成有介电层306，在本优选实施例中，介电层306可包括超低介电常数(ultralow-K，ULK)材料，但亦不限于此。而在介电层306上则依序形成有覆盖层308、复合金属硬掩模310、抗反射底层(bottomanti-reflectivecoating，以下简称为BARC)312、与光致抗蚀剂层314。

请继续参阅图8。接下来，利用第一光掩模222与第二光掩模232进行双重图案化技术：首先，将第一光掩模222上的第一分解布局220转移至光致抗蚀剂层314内，而形成至少一第一开口316a。首先注意的是，由于在本优选实施例中采用二次曝光一次显影(2P1D)方式进行双重图案化技术，因此第一分解布局220转移至光致抗蚀剂层314时，先形成如图8所示，以虚线绘示的第一开口316a。请参阅图9。接下来，将第二光掩模232上的第二分解布局230转移至光致抗蚀剂层314内，而形成至少一第二开口316b。值得注意的是，在双重图案化技术中，待切割图案204a/204b的切割部分206a与对应切割部分206b在转移图案后形成的第一开口316a与第二开口316b常有可能因为对准不精确等问题而无法相连，而如图9所示，在第一开口316a与第二开口316b中形成包括光致抗蚀剂层314、抗反射底层(BARC)312、金属硬掩模310与覆盖层308的残余物318。另外，本领域一般技术人员应知，本优选实施例亦可采用二次曝光二次显影(2P2D)方式将第一光掩模222所包括的第一分解布局220与第二光掩模232所包括的第二分解布局230转移至光致抗蚀剂层314内。

请参阅图10。随后，进行双重图案化技术的蚀刻工艺，将光致抗蚀剂314内所包括的开口316a与开口316b，即第一分解布局220与第二分解布局230转移至复合金属硬掩模310与覆盖层308内，而形成沟槽开口320a，随后并去除光致抗蚀剂层314与抗反射底层(BARC)312。本领域一般技术人员应知，完成双重图案化技术之后，复合金属硬掩模310与覆盖层308内即形成有第一原始布局200的各布线图案202与待切割图案204a/204b。值得注意的是，由于开口316a与开口316b存有残余物318，因此形成于复合金属硬掩模310与覆盖层308内的沟槽开口320a内亦具有残余物320b。另外值得注意的是，在本优选实施例中，双重图案化技术是采用显影-显影-蚀刻(litho-litho-etch)的单一光致抗蚀剂层或双光致抗蚀剂层的二次显影一次蚀刻(2P1E)方式，但亦不限于采用显影-蚀刻-显影-蚀刻(litho-etch-litho-etch)的双光致抗蚀剂层的二次显影二次蚀刻(2P2E)方式。当双重图案化技术采用二次显影二次蚀刻(2P2E)方式时，除了对准问题之外，更可能因为两次蚀刻步骤发生的线末短缩问题，使得残余物320b的缺陷更加严重。

请继续参阅图10。接下来，在金属硬掩模310与开口320a、残余物320b上重新形成抗反射底层(BARC)312与光致抗蚀剂层324。并利用包括前述第二原始布局210的第三光掩模330再次进行图案化工艺的显影步骤，将第二原始布局210的连接图案212a转移至光致抗蚀剂层324内，而形成第三开口332，第三开口332可为接触洞开口或介层洞开口。另外，此转移第二原始布局210的步骤可进行于上述双重图案化技术之前或之后。

请参阅图11。接下来进行图案化工艺的蚀刻步骤，自光致抗蚀剂层324内的第三开口332向下蚀刻抗反射底层(BARC)312、金属硬掩模310、覆盖层308、与介电层306，直至暴露出底层304。之后，再移除光致抗蚀剂层324与抗反射底层(BARC)312。换句话说，是将第二原始布局210转移至介电层306内。另外，在本优选实施例的变化型中，第二原始布局210的转移亦可通过双重图案化技术进行。

值得注意的是，由于定义第一分解布局220与第二分解布局230时，是将与连接图案212a重叠处的布线图案定义为待切割图案204b，且在分解第一分解布局220与第二分解布局230时，更是由连接图案212a与待切割图案204b重叠处切分待切割图案204b形成切割部分206a与对应切割部分206b。因此，当切割部分206a与对应切割部分206b转移至金属硬掩模310与覆盖层308发生对准不精确与线末短缩等问题时，残余物320b如前所述形成于切割部分206a与对应切割部分206b接壤处。更重要的是，由于切割部分206a与对应切割部分206b对应且与连接图案212a重叠，因此残余物320b可于将连接图案212a转移至介电层306时完全去除。换句话说，切割部分206a与对应切割部分206b可在形成连接图案212a后完全相连，故由于残余物320b造成的蚀刻不完全以及断线问题亦可完全排除。

根据本第一优选实施例所提供的制作半导体布局的方法，是将第一原始布局200中与第二原始布局210内的连接图案212a重叠的布线图案202定义为待切割图案204b。换句话说，第一原始布局200中，凡是待切割图案204b处，皆与连接图案212a相对应。因此，当第一原始布局200被分解为第一分解布局220与第二分解布局230，并分别通过双重图案化技术转移至目标膜层上后，凡是待切割图案204b处，尤其是待切割图案204b的分割处(切割部分206a与对应切割部分206b接壤处)，后续皆会形成连接图案212a。是以，即使在双重图案化技术中切割部分206a与对应切割部分206b因对准不正确问题或线末短缩的问题发生断线等缺陷，仍可通过连接图案212a的形成移除该缺陷。

接下来请参阅图3与图6至图12，图3与图6至图12为本发明所提供的制作半导体布局的方法的第二优选实施例的示意图。首先需注意的是，在第二优选实施例中，与第一优选实施例相同的元件以相同的符号说明标示，同时，其相关的说明可参阅第一优选实施例的披露，故于此不再赘述。

如图3所示，本优选实施例首先亦提供第一原始布局200，在本优选实施例中第一原始布局200亦为金属内连线的沟槽布局，其包括有多个布线图案202，但不限于此。本优选实施例所包括的第一原始布局亦可以为多晶硅栅极布线(polysiliconline)。如前所述，当第一原始布局200中的任一布线图案202与相邻的至少两个布线图案的间距违反预定规则时，例如小于最小设计规则时，即可考虑利用双重图案化技术分解这些布线图案202。然而，当此至少三个布线图案202在利用双重图案化技术而被分别定义至不同的两个分解光掩模中，其违反预定规则的问题仍未解决时，本优选实施例是将其中之一定义为待切割图案204a。换句话说，第一原始布局200的布线图案202中定义有至少一个待切割图案204a，且待切割图案204a与其他布线图案202的间距违反上述的预定规则。

请参阅图12。接下来提供第二原始布局210，第二原始布局210包括有多个连接图案212a。在本优选实施例中，第二原始布局210可以是金属内连线的介层洞布局、虚设介层洞布局或接触洞布局，但不限于此。且第二原始布局210所欲形成的目标膜层与第一原始布局200所欲形成的目标膜层为上下堆叠的膜层。值得注意的是，为了显示出第二原始布局210与第一原始布局200的相对关系，在图12中，第一原始布局200亦以虚线标示，然而本领域一般技术人员应知第二原始布局210仅包括实线所示的连接图案212a。

请参阅图5与图12。接下来，比对第一原始布局200与第二原始布局210，同时开始分解第一原始布局200。详细地说，首先将第一原始布局200中违反规则的相邻两布线图案202区分定义为多个第一布线图案202a与多个第二布线图案202b，使得第一布线图案202a彼此之间的距离符合上述的预定规则，同理亦使得第二布线图案202b彼此之间的距离符合上述的预定规则。由于本优选实施例是用于双重图案化技术，因此第一布线图案202a与第二布线图案202b可于被分解形成于不同的二个光掩模上，其中光掩模包括第一布线图案202a，另一光掩模则包括第二布线图案202b。此外，待切割图案204a则被切分形成切割部分206a与对应切割部分206b。切割部分206a可与第一布线图案202a形成于相同的光掩模上；而对应切割部分206b则可与第二布线图案202b同时形成于另一光掩模上。

值得注意的是，当待切割图案204a的切割部分206a与对应切割部分206b定义出来后，本优选实施例还提供连接图案212b，且连接图案212b与待切割图案204a，尤其是待切割图案204a的切割部分206a与对应切割部分206b接壤处重叠。在本优选实施例中，连接图案212b插入定义于第二原始布局210中，但本优选实施例亦不限于提供另一第三原始布局(图未示)，而该第三原始布局即包括连接图案212b。另外，本优选实施例中，优选如第一优选实施例所述，在比对第一原始布局200与第二原始布局210时，当第一原始布局200中的布线图案202与第二原始布局210中的连接图案212a重叠时，即将该布线图案另定义为待切割图案204b。

请同时重新参阅图6与图7。接下来分解第一原始布局200，并切分待切割图案204a与待切割图案204b。将第一布线图案202a、待切割图案204a的切割部分206a、与待切割图案204b的切割部分206a定义为第一分解布局220。同时，将第二布线图案202b、待切割图案204a的对应切割部分206b、与待切割图案204b的对应切割部分206b定义为第二分解布局230。值得注意的是，在第一分解布局220中，第一布线图案202a、待切割图案204a的切割部分206a、与待切割图案204b的切割部分206a彼此的间距，皆符合前述的预定规则。同理，在第二分解布局230中，第二布线图案202b、待切割图案204a的对应切割部分206b、与待切割图案204b的对应切割部分206b彼此的间距，亦皆符合前述的预定规则。此外，在形成第一分解布局220与第二分解布局230之后，可对第一分解布局220与第二分解布局230分别进行光学邻近修正方法。

此外，本优选实施例亦在形成第一分解布局220与第二分解布局230之后，提供修正步骤。此修正步骤特别针对第一分解布局220与第二分解布局230中的各切割部分206a与各对应切割部分206b进行。详细地说，本修正步骤是以指向对应切割部分206b的方向延长或加大第一分解布局220中的各切割部分206a；同时，本修正步骤亦以指向切割部分206a的方向延长或加大第二分解布局230中的各对应切割部分206b，而形成缝合图案。通过此修正步骤，可增加切割部分206a与对应切割部分206b的重叠范围，并由此降低后续双重图案化技术中因对准不精确或线末短缩而造成切割部分206a与对应切割部分206b并未相连的机率。

请重新参阅图8至图10。在完成上述步骤之后，本优选实施例可将第一分解布局220输出形成于第一光掩模222(示于图8)上，同时将第二分解布局230输出形成于第二光掩模232(示于图9)上。接下来，利用第一光掩模222与第二光掩模232，可于预定膜层上进行双重图案化技术。举例来说，可如图8与图9所示，将第一光掩模222上的第一分解布局220与第二光掩模232上的第二分解布局230分别转移至光致抗蚀剂层314内，而形成第一开口316a与第二开口316b。如前所述，在双重图案化技术中，待切割图案204a/204b的切割部分206a与对应切割部分206b在转移图案后形成的第一开口316a与第二开口316b之间常有可能因为对准不精确等问题而形成残余物318。且残余物318是在双重图案化技术的蚀刻工艺后转移至复合金属硬掩模310与覆盖层308内，而形成如图10所示的残余物320b。

请参阅图10与图11。接下来，在金属硬掩模310与沟槽开口320a、残余物320b上重新形成抗反射底层(BARC)312与光致抗蚀剂层324。并利用包括前述第二原始布局210的第三光掩模330再次进行图案化工艺的显影步骤，将第二原始布局210的连接图案212a与连接图案212b转移至光致抗蚀剂层324内，而形成至少一第三开口332。接下来进行图案化工艺的蚀刻步骤，将第二原始布局210转移至介电层306内形成第三开口332。

值得注意的是，由于形成第二原始布局210时，于对应于第一原始布局200的待切割图案204a，尤其是重叠于待切割图案204a的切割部分206a与对应切割部分206b接壤处更提供连接图案212b。因此，当切割部分206a与对应切割部分206b转移至金属硬掩模310与覆盖层308时发生对准不精确与线末短缩，导致残余物320b如前所述形成于切割部分206a与对应切割部分206b接壤处时，可通过转移与切割部分206a与对应切割部分206b对应且重叠的连接图案212b完全去除残余物320b。换句话说，切割部分206a与对应切割部分206b可在形成连接图案212b后完全相连，因残余物320b造成之后续蚀刻不完全以及断线问题亦可完全排除。

根据本第二优选实施例所提供的制作半导体布局的方法，在对应第一原始布局200的待切割图案204a，尤其是重叠于待切割图案204a的切割部分206a与对应切割部分206b接壤处更提供连接图案212b，且连接图案212b可插入于第二原始布局210中，或形成于第三原始布局中。因此，第一原始布局200中，凡是待切割图案204a处，皆与连接图案212b相对应。因此，当第一原始布局200被分解为第一分解布局220与第二分解布局230，并分别通过双重图案化技术转移至某一膜层上后，凡是待切割图案204a处，尤其是待切割图案204a的分割处(切割部分206a与对应切割部分206b接壤处)，后续皆会形成连线图案212b。是以，即使在双重图案化技术中切割部分206a与对应切割部分206b因对准不正确问题或线末短缩的问题发生断线等缺陷，仍可通过连接图案212b的形成移除该缺陷。

最后请参阅图13与图14，图13与图14为根据本发明所提供的第一优选实施例或/与第二优选实施例所提供的制作半导体布局的方法所形成的半导体结构的示意图。如图13所示，根据本发明所提供的第一优选实施例或/与第二优选实施例所提供的方法所形成的半导体结构400形成于前述的基底300上，半导体结构400包括多个布线图案402，布线图案402通过双重图案化技术将前述的第一分解布局220与第二分解布局230形成于基底300上的膜层中，故布线图案402与第一原始布局200所提供的布线图案202相同，其可以包括金属内连线的沟槽图案，但不限于此。值得注意的是，布线图案402可以是完整的图案，也可以是由不同的图案所组成。因此，本发明所提供的半导体结构400中，有部分的布线图案402至少包括有第一线段402a与第二线段402b，且第一线段402a与第二线段402b等于第一原始布局200中待切割图案204a/204b的切割部分206a与对应切割部分206b。而第一线段402a与第二线段402b于邻接区域404(圆圈404标示)内彼此邻接。此外如前所述，由于第一线段402a与第二线段402b所形成的布线图案402是由第一原始布局200转移而成，因此第一线段402a与第二线段402b共平面。

另外，第一线段402a与第二线段402b可以如图13所示，以对齐方式排列，且如图13所示，第一线段402a与第二线段402b形成一字形形状或T字形形状。另外，第一线段402a与第二线段402亦可如图14所示，以不对齐方式排列，且还可形成L字形形状。

请继续参阅图13。本根据本发明所提供的第一优选实施例或/与第二优选实施例所提供的方法所形成的半导体结构400还包括连接图案406，设置于邻接区域404内，且电性连接第一线段402a与第二线段402b。需注意的是，连接图案406设置于第一线段402a与第二线段402b，以及其他的布线图案402之上或之下，即连接图案406与第一线段402a、第二线段402b与布线图案402不共平面。如前所述，连接图案406通过图案化工艺将前述的第二原始布局210形成于基底300上的膜层中，故连接图案406与第二原始布局210所提供的布线图案212a/212b相同，其可以包括金属内连线的介层洞图案、虚设介层洞图案或接触洞图案，但不限于此。

根据本发明所提供的第一优选实施例或/与第二优选实施例所提供的方法所形成的半导体结构400，凡是由第一线段402a与第二线段402b所组成的布线图案402，在其上方或下方必定形成用以电性连接第一线段402a与第二线段402b的连接图案。因此，即使在形成第一线段402a与第二线段402b时，即进行双重图案化技术时，因对准不正确问题或线末短缩的问题发生第一线段402a与第二线段402b断线等缺陷，仍可通过连接图案406的形成移除该缺陷，故本发明所提供的半导体结构400具有更加的可靠度。

综上所述，根据本发明所提供的制作半导体布局的方法，分别提供包括这些布线图案的该第一原始布局与包括这些连接图案的第二原始布局。接下来，将第一原始布局中与这些连接图案重叠的布线图案定义为这些待切割图案。或者，亦可在第二原始布局甚或另一布局中，相对于这些待切割图案处提供连接图案。由此可知，该第一原始布局中，凡是待切割图案处，皆与连接图案相对应。因此，当第一原始布局被分解为第一分解布局与第二分解布局，并分别通过双重图案化技术转移至某一膜层上后，凡是待切割图案处，尤其是待切割图案的分割处，后续皆会形成连线图案。是以，即使在双重图案化技术中待切割图案因对准不正确问题或线末短缩的问题发生断线等缺陷，仍可通过连接图案的形成移除该缺陷，确保后续形成的半导体结构的可靠度。简单地说，本发明提供一种半导体布局的设计与制作方法，在不增加工艺复杂度的前提下，得以有效地解决双重图案化技术固有的断线问题。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (38)

1.一种半导体结构，包括：

布线图案，该布线图案包括至少一第一线段与一第二线段，且至少部分该第一线段与部分该第二线段于邻接区域内彼此邻接；以及

连接图案，设置于该邻接区域内，且电性连接该第一线段与该第二线段。

2.如权利要求1所述的半导体结构，其中该第一线段与该第二线段以对齐或不对齐方式排列。

3.如权利要求1所述的半导体结构，其中该第一线段与该第二线段形成一字形形状、T字形形状、或L字形形状。

4.如权利要求1所述的半导体结构，其中该第一线段与该第二线段共平面。

5.如权利要求1所述的半导体结构，其中该连接图案设置于该第一线段与该第二线段之上或之下。

6.如权利要求1所述的半导体结构，其中该布线图案包括金属内连线的沟槽图案。

7.如权利要求1所述的半导体结构，其中该连接图案包括金属内连线的介层洞、虚设介层洞图案或接触洞图案。

8.一种制作半导体布局的方法，包括：

提供第一布局，该第一布局包括多个布线图案；

提供第二布局，该第二布局包括多个连接图案；

于该第一布局的该多个布线图案中定义至少一个第一待切割图案，该多个第一待切割图案分别与该多个连接图案重叠；

于该第一待切割图案与该连接图案的重叠处切分该多个第一待切割图案，以分解该第一布局形成第三布局与第四布局；以及

分别输出该第三布局与该第四布局至第一光掩模与第二光掩模上。

9.如权利要求8所述的方法，还包括于该第一布局的该多个布线图案中定义至少一个第二待切割图案，且该多个第二待切割图案与该多个布线图案的间距违反预定规则。

10.如权利要求9所述的方法，还包括于切分该多个第一待切割图案时同时切分该多个第二待切割图案，以分解该第一布局形成该第三布局与该第四布局。

11.如权利要求10所述的方法，其中该第三布局与该第四布局分别包括部分该多个布线图案与部分该第二待切割图案，且该多个布线图案与该多个第二待切割图案的间距皆符合该预定规则。

12.如权利要求8所述的方法，其中该多个第一待切割图案分别被切分形成切割部分与对应切割部分，该第三布局包括该多个切割部分，而该第四布局包括该多个对应切割部分。

13.如权利要求12所述的方法，还包括于形成该第三布局与该第四布局之后对该第三布局与该第四布局进行修正步骤，以指向该多个对应切割部分的方向延长该第三布局的该多个切割部分，并以指向该多个切割部分的方向延长该第四布局的该多个对应切割部分。

14.如权利要求8所述的方法，还包括于形成该第三布局与该第四布局之后对该第三布局与该第四布局分别进行光学邻近修正方法。

15.如权利要求8所述的方法，其中该第一布局包括金属内连线的沟槽布局。

16.如权利要求8所述的方法，其中该第二布局包括金属内连线的介层洞布局、虚设介层洞布局或接触洞布局。

17.一种制作半导体布局的方法，包括：

提供第一布局，该第一布局包括多个布线图案；

于该多个布线图案中定义出多个待切割图案；

提供第二布局，该第二布局包括多个第一连接图案；

于该第二布局中加入多个第二连接图案，且该多个第二连接图案分别与该多个待切割图案重叠；以及

输出该第二布局至第一光掩模上。

18.如权利要求17所述的方法，其中该多个待切割图案与该多个布线图案的间距违反预定规则。

19.如权利要求18所述的方法，还包括进行切分该多个待切割图案的步骤，以切分该多个待切割图案而形成第三布局与第四布局。

20.如权利要求19所述的方法，其中该第三布局与该第四布局分别包括部分该多个布线图案，且该多个布线图案的间距皆符合该预定规则。

21.如权利要求19所述的方法，其中该多个待切割图案分别被切分形成切割部分与对应切割部分，该第三布局包括该多个切割部分，而该第四布局包括该多个对应切割部分。

22.如权利要求21所述的方法，还包括于形成该第三布局与该第四布局之后对该第三布局与该第四布局进行修正步骤，以指向该多个对应切割部分的方向延长该第三布局的该多个切割部分，并以指向该多个切割部分的方向延长该第四布局的该多个对应切割部分。

23.如权利要求22所述的方法，其中该修正步骤进行于形成该第三布局与该第四布局之后或形成该多个第二连接图案之后。

24.如权利要求19所述的方法，还包括对该第三布局与该第四布局分别进行光学邻近修正方法。

25.如权利要求24所述的方法，其中该光学邻近修正方法进行于形成该第三布局与该第四布局之后或形成该多个第二连接图案之后。

26.如权利要求17所述的方法，其中该第一布局的该多个布线图案包括金属内连线的沟槽图案。

27.如权利要求17所述的方法，其中该第二布局的该多个第一连接图案包括金属内连线的介层洞图案或接触洞图案。

28.如权利要求17所述的方法，其中该多个第二连接图案包括金属内连线的介层洞图案、接触洞图案、或虚设介层洞图案。

29.一种制作半导体结构的方法，包括：

提供第一原始布局与第二原始布局，该第一原始布局包括多个布线图案，该第二原始布局包括多个连接图案；

于该第一原始布局中定义多个待切割图案，且该多个待切割图案分别与该多个连接图案重叠；

分解该第一原始布局，以将该多个布线图案与该多个待切割图案分别形成于第一分解布局与第二分解布局；

将该第一分解布局与该第二分解布局分别形成于第一光掩模与第二光掩模上；以及

进行双重图案化技术，依序转移该第一分解布局与该第二分解布局至膜层，并使该膜层包括有该多个布线图案与该多个待切割图案。

30.如权利要求29所述的方法，还包括转移该第二原始布局的该多个连接图案至该膜层上。

31.如权利要求30所述的方法，其中转移该第二原始布局的步骤进行于该双重图案化技术之前或之后。

32.如权利要求29所述的方法，其中该第一原始布局中该多个待切割图案与该多个布线图案的间距违反预定规则。

33.如权利要求32所述的方法，其中该第一分解布局的该多个布线图案与部分该多个待切割图案的间距符合该预定规则，且该第二分解布局的该多个布线图案与部分该多个待切割图案的间距符合该预定规则。

34.如权利要求29所述的方法，其中该多个待切割图案分别被切分形成切割部分与对应切割部分，该第一分解布局包括该多个切割部分，而该第二分解布局包括该多个对应切割部分。

35.如权利要求34所述的方法，其中该多个待切割图案与该连接图案的重叠处被切分形成该切割部分与该对应切割部分。

36.如权利要求34所述的方法，还包括于形成该第一分解布局与该第二分解布局之后进行修正步骤，以指向该多个对应切割部分的方向延长该第一分解布局的该多个切割部分，并以指向该多个切割部分的方向延长该第二分解布局的该多个对应切割部分。

37.如权利要求29所述的方法，其中该第一原始布局的该多个布线图案包括金属内连线的沟槽图案。

38.如权利要求37所述的方法，其中该第二原始布局的该多个连接图案包括金属内连线的介层洞图案、虚设介层洞图案或接触洞图案。