CN100527353C - 半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 238000000059 patterning Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 64
- 229920005591 polysilicon Polymers 0.000 claims description 64
- 229920002120 photoresistant polymer Polymers 0.000 claims description 63
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- 239000012528 membrane Substances 0.000 claims description 26
- 230000003667 anti-reflective effect Effects 0.000 claims description 17
- 230000010363 phase shift Effects 0.000 claims description 16
- 238000001312 dry etching Methods 0.000 abstract description 5
- 238000012545 processing Methods 0.000 abstract description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 22
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 14
- 238000005520 cutting process Methods 0.000 description 6
- 238000011161 development Methods 0.000 description 6
- 230000018109 developmental process Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000012940 design transfer Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000003595 mist Substances 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000011017 operating method Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种半导体器件的制造方法，包括：在硅衬底上依次形成第一膜、第二膜和第三膜；采用包括相移位器的曝光掩膜，通过对光刻胶膜进行曝光和显影，图案化在该第三膜上形成的光刻胶膜；采用该第二膜作为蚀刻停止手段，并以该光刻胶膜作为掩膜，来选择性地干蚀刻该第三膜，从而将该第三膜处理为第一图案；采用该第二膜作为蚀刻停止手段，进一步干蚀刻该第三膜，从而去除该第三膜的一部分，由此将该第三膜处理为第二图案；通过将具有第二图案的该第三膜作为掩膜，图案化该第二膜；和采用已图案化的第二膜作为掩膜，来图案化该第一膜。
Description
本申请基于日本专利申请No.2005-338,991，其内容在此被并入以供参考。
技术领域
本发明涉及用于制造半导体器件的方法，所述半导体器件具有利用相移位掩膜形成的一定图案。
背景技术
近年来，随着半导体芯片集成度的增加，需要将栅互连图案最小化。采用莱文斯(Levenson)相移位掩膜的图案形成(patterning process)工艺是用于实现上述最小化方法的有效方法之一。而且，由于使用莱文斯相移位掩膜仅提供连续的线和空间(线/空间)图案，因此为了形成预定的图案，必需去除由莱文斯曝光工艺产生的不需要的图案。
在传统技术中，制造半导体器件的典型工艺例如包括在日本专利特开No.2000-227,652中描述的技术。在图10A到10C和图11A和11B中示出了在日本专利特开No.2000-227,652中描述的用于说明制造该半导体器件的工艺的半导体器件的截面图。
如图10A所示，首先在硅衬底202上形成栅氧化膜204，然后在其上形成多晶硅膜206。另外，其上形成用于形成硬掩膜的氧化硅膜208，接着，其上形成正光刻胶膜(未示出)。
通过莱文斯相移位掩膜220在该正光刻胶膜上进行第一次曝光和显影程序。在这种情况下，光没有辐照到与相移位部224的边缘和线光遮蔽222相对应的莱文斯相移位掩膜220的区域之上，从而形成具有预定形状的图案化的光刻胶膜210(图10A)。
接着，通过该光刻胶膜210的掩膜来蚀刻氧化硅膜208，从而在多晶硅膜206上形成转移了所述掩膜图案的二氧化硅膜208a(图10B)。接着形成正光刻胶膜(未示出)，以覆盖多晶硅膜206和二氧化硅膜208a，接着，通过曝光掩膜226进行第二次曝光和显影程序。由此，仅仅使用保护光刻胶膜212覆盖与所要形成的栅图案相对应的部分氧化硅膜208a(图10C)。
接着，通过蚀刻工艺去除没有覆盖保护光刻胶膜212的其余氧化硅膜208a。随后，去除保护光刻胶膜212，以获得与所要形成的栅图案相对应的所需氧化硅膜208b(图11A)。接着，通过该氧化硅膜208b进行多晶硅膜206的蚀刻工艺。由此，形成了作为与所述氧化硅膜208b相对应的栅图案的多晶硅膜206a(图11B)。
然而，在日本专利特开No.2000-227,652中所述的工艺中存在改善的空间：在图10C和图11A中说明的操作将不希望的图案转移到多晶硅膜206的表面上，从而无法获得所需要的半导体器件。这将参考图12A到12D进一步地描述。
如图12A中所示，通过执行第二曝光和显影工艺，使得仅仅使用保护光刻胶膜212覆盖与所要形成的栅图案相对应的部分氧化硅膜208a。接着进行蚀刻工艺，用于去除不需要的氧化硅膜208a。在此情况下，对露出的多晶硅膜206的表面进行了蚀刻。这导致将不期望的图案转移到多晶硅膜206中的露出部分“A”，因此在露出部分“A”与用保护光刻胶膜212覆盖的部分“B”之间的膜厚度中产生了差别(图12B)。
接着，通过将形成有所需硬掩膜图案的氧化硅膜208b用作掩膜，来蚀刻多晶硅膜206。这时，在第二曝光和显影工艺中，由于没有用保护光刻胶膜212覆盖的露出部分A比用保护光刻胶膜212覆盖的覆盖部分B薄，因此栅氧化膜204首先在露出部分A处曝光(图12C)。
如图12C中所示，由于在用保护光刻胶膜212覆盖的覆盖部分B上留下了多晶硅膜206a，因此进行另外的蚀刻工艺，直到露出栅氧化膜204。该蚀刻工艺造成对于多晶硅膜206a的没有用保护光刻胶膜212覆盖的暴露部分A的过多蚀刻，导致蚀刻持续到蚀刻栅氧化膜204，且进一步进行蚀刻直到暴露硅衬底202(图12D)。
另外，近年来，在实现增加操作速度和较高晶体管性能方面的需求，进一步促使减小栅氧化膜的膜厚度，从而减小了蚀刻栅氧化膜的工艺容差(process allowance)。因此，显然进行蚀刻工艺直到蚀刻硅衬底，在获得的半导体器件中引起栅漏电流和/或短路。
如上所述，当在例如多晶硅的第一膜的表面上，蚀刻由形成了不希望的图案的氧化硅膜所构成的硬掩膜时，也在所述蚀刻硬掩膜的期间蚀刻了第一膜。因此，在其后的操作中将不期望的图案转移到硅衬底上，引起栅漏电流或短路。
发明内容
根据本发明的一个方面，提供一种半导体器件的制造方法，包括：在硅衬底上依次形成第一膜、第二膜和第三膜；在第三膜上形成光刻胶膜；采用包括相移位器的曝光掩膜，通过对该光刻胶膜进行曝光和显影，图案化该光刻胶膜；采用第二膜作为蚀刻停止手段，并以光刻胶膜作为掩模，来选择性地干蚀刻第三膜，以将所述第三膜处理为第一图案；采用所述第二膜作为蚀刻停止手段，进一步干蚀刻所述第三膜，以去除所述第三膜的一部分，由此将所述第三膜处理为第二图案；通过将具有第二图案的第三膜作为掩膜，图案化所述第二膜；采用图案化的第二膜作为掩膜，图案化所述第一膜。
根据上述半导体器件的制造方法，经由在用作蚀刻停止手段的第二膜上的干蚀刻工艺，去除了在采用包括相移位器的曝光掩膜中形成的不需要的图案化掩膜。因此，在第一膜的表面上没有形成不期望的图案。该配置可阻止将不期望的图案转移到硅衬底或类似物上，由此防止了在例如产生栅漏电流、短路等的性能上的恶化。
根据本发明的一种制造半导体器件的方法能够防止在例如产生栅漏电流、短路等的性能上的恶化。
附图说明
结合附图，从下面的描述将更清楚本发明的上述和其它目的、优点和特征，其中：
图1A和1B包括半导体器件的平面图和截面图，说明了第一实施例的半导体器件的制造方法；
图2A和2B包括半导体器件的平面图和截面图，说明了第一实施例的半导体器件的制造方法；
图3A和3B包括半导体器件的平面图和截面图，说明了第一实施例的半导体器件的制造方法；
图4A和4B包括半导体器件的平面图和截面图，说明了第二实施例的半导体器件的制造方法；
图5A和5B包括半导体器件的平面图和截面图，说明了第二实施例的半导体器件的制造方法；
图6包括半导体器件的平面图和截面图，说明了第二实施例的半导体器件的制造方法；
图7A和7B包括半导体器件的平面图和截面图，说明了第三实施例的半导体器件的制造方法；
图8A和8B包括半导体器件的平面图和截面图，说明了第三实施例的半导体器件的制造方法；
图9包括半导体器件的平面图和截面图，说明了第三实施例的半导体器件的制造方法；
图10A到10C为半导体器件的截面图，说明了传统的半导体器件的制造工艺；
图11A和11B为半导体器件的截面图，说明了传统的半导体器件的制造工艺；和
图12A到12D为半导体器件的截面图，说明了在传统的半导体器件的制造工艺中的问题。
具体实施方式
现在在此参考说明性的实施例来描述本发明。本领域的技术人员知道：使用本发明的教导可实现许多可选的实施例，本发明不局限于针对解释目的说明的实施例。
如下参考附图，进一步详细地描述根据本发明的优选实施例。在所有的图中，同样的数字表示在图中出现的相同的元件，且不重复对于该元件的多余的描述。
如下参考第一到第三实施例来描述本发明的实施例。
(第一实施例)
本发明的半导体器件的制造方法包括以下操作：
(i)在硅衬底102上依次形成第一膜(多晶硅膜106)，第二膜(氧化硅膜108)和第三膜(多晶硅膜110)(图1A)；
(ii)在多晶硅膜110上形成光刻胶膜(图1A)；
(iii)采用包括相移位器的曝光掩膜，通过对前述光刻胶膜进行曝光和显影，图案化前述的光刻胶膜(图1A)；
(iv)以光刻胶膜114作为掩膜，并采用氧化硅膜108作为蚀刻停止手段，选择性地干蚀刻多晶硅膜110，以将多晶硅膜110处理为第一图案(图1B)；
(v)采用氧化硅膜108作为蚀刻停止手段，进一步千蚀刻多晶硅膜110a，以去除多晶硅膜110a的一部分，由此将多晶硅膜110a处理为第二图案(图2A和2B)；
(vi)将具有第二图案的多晶硅膜110b用作掩膜，图案化氧化硅膜108(图3A)；和
(vii)采用已图案化的氧化硅膜108a作为掩膜，图案化第一膜106(图3B)。
如下根据各操作步骤，进一步描述第一实施例。图1A和1B、图2A和2B、图3A和3B中的每一个，分别是按照各工艺顺序说明本发明实施例的半导体器件的制造方法的平面图[(a-1)到(f-1)]，和截面图[(a-2)到(f-2)]。
如图1A中所示，在硅衬底102上依次沉积栅氧化膜104和多晶硅膜106。进一步，在其上形成用于形成硬掩膜的氧化硅膜108、多晶硅膜110、抗反射膜112和光刻胶膜(未示出)。接着，通过莱文斯相移位掩膜(未示出)，曝光和显影光刻胶膜，以形成图案化的第一光刻胶膜114(图1A)。这里，当使用莱文斯相移位掩膜时，形成了第一光刻胶膜114，其具有包括不必要部分的连续的线和空间(线/空间)图案。
接着，采用氧化硅膜108作为蚀刻停止手段，并以第一光刻胶膜114作为掩膜，选择性地干蚀刻所述抗反射膜112和多晶硅膜110。接着，采用通常的工艺，来剥除第一光刻胶膜114和抗反射膜112，从而将所述多晶硅膜110处理为第一图案(图1B)。
通常，当将多晶硅蚀刻装置用作干蚀刻装置时，可以选择较大的多晶硅膜110/氧化硅膜108的蚀刻选择性。由此，实现了对于多晶硅膜110的选择性蚀刻，而没有在氧化硅膜108的膜表面中产生任何切割。典型的蚀刻气体例如包括氯气和氧气的混合气体(Cl2/O2)、溴化氢和氧气的混合气体(HBr/O2)等。
接着，在氧化硅膜108上形成硅抗反射膜116和光刻胶(光致抗蚀剂)(未示出)，以填充蚀刻的多晶硅膜110a。随后，通过使用预定的掩膜，进行对于光刻胶(未示出)的曝光/显影工艺，以形成具有孔119的第二光刻胶膜118(图2A)。该孔119是在转移到多晶硅膜110上的不必要图案的正上方区域中开口的。
随后，通过将第二光刻胶膜118用作掩膜来，蚀刻去除抗反射膜116和多晶硅膜110a的一部分，从而将多晶硅膜110处理为第二图案的(图2B)。通过该工艺，去除了多晶硅膜110a中的不必要的部分。这意味着，去除了除了所要形成的栅图案的部分之外的图案。如上所述，通过采用氧化硅膜108，可以获得较大的多晶硅膜110/氧化硅膜108的蚀刻选择性。因此，可以进行蚀刻工艺，而没有在氧化硅膜108的膜表面中产生任何切割。
接着，通过通常的工艺，剥除剩余的光刻胶膜118和抗反射膜116。
接着，通过将多晶硅膜110b用作掩膜，蚀刻氧化硅膜108(图3A)。获得氧化硅膜108/多晶硅膜106的蚀刻选择性，并基于该蚀刻选择性，在多晶硅膜106的膜减少量较小的情况下，进行对于氧化硅膜108的蚀刻工艺。接着，通过将氧化硅膜108a用作掩膜，来蚀刻多晶硅膜106，以制备栅电极106a(图3B)。从而在多晶硅膜106的表面上没有形成不期望的图案，由此进行蚀刻直到暴露栅氧化膜104的表面。
此后，经由通常的工艺，制备阱、栅电极、扩散层等，以制造半导体器件。
现在将描述通过采用本实施例的配置可获得的有利效果。在本实施例中，可以防止不期望的图案转移到硅衬底上，因此，可以制造半导体器件，其例如放防止了栅漏电流的产生、短路等性能恶化。
而另一方面，当如在日本专利特开No.2000-227,652中所述的那样，将在多晶硅膜上形成的氧化硅膜用用作单层掩膜时，难以获得较大的氧化硅膜/多晶硅膜的蚀刻选择性，其中氧化硅的蚀刻率比多晶硅膜的蚀刻率相对高。因此，当从在氧化硅膜中形成的掩膜图案去除不必要的图案时，会蚀刻多晶硅膜的表面的暴露部分，引起不需要的图案的形成。当依次蚀刻多晶硅膜时，该不需要的图案的存在会引起对于栅氧化膜和硅衬底的不需要蚀刻，从而在获得的半导体器件中引起栅漏电流或短路。
相反，在本发明中，第二膜(氧化硅膜108)用作蚀刻第三膜(多晶硅膜110)的蚀刻停止，另外用作蚀刻第一膜(多晶硅膜106)的硬掩膜。这阻止了在第一膜的表面上的不期望图案的形成，且进一步，可通过具有转移到其上的预定图案的第二膜的掩膜，以改进的效率蚀刻第一膜。这样，该布置能阻止不期望的图案被转移到硅衬底等。这实现了半导体器件的制造，其提供了防止例如栅漏电流的产生、短路等的性能恶化，由此改进了完成的器件的产率。
(第二实施例)
本实施例的半导体器件的制造方法包括以下操作：
(i)在硅衬底102上依次形成第一膜(多晶硅膜106)、第二膜(无定形碳膜120)和第三膜(碳氧化硅[SiOC]膜122)(图4A)；
(ii)在SiOC膜122上形成光刻胶膜(图4A)；
(iii)采用包括相移位器的曝光掩膜，通过对前述的光刻胶膜进行曝光和显影，图案化前述的光刻胶膜(图4A)；
(iv)采用无定形碳膜120作为蚀刻停止手段，并将光刻胶膜114用作掩膜，来选择性地干蚀刻SiOC膜122，以将多晶硅膜110处理为第一图案(图4B)；
(v)采用无定形碳膜120作为蚀刻停止手段，进一步干蚀刻SiOC膜122，以去除SiOC膜122的一部分，由此将SiOC膜122处理为第二图案(图5A和5B)；
(vi)通过将具有第二图案的SiOC膜122b用作掩膜，图案化无定形碳膜120(图6)；和
(vii)采用已图案化的无定形碳膜120a作为掩膜，图案化多晶硅膜106(图6)。
如下根据各操作步骤，进一步描述本实施例。图4A和4B、图5A和5B、图6中的每一个是按照各工艺顺序分别示出本实施例的半导体器件的制造方法的平面图[(a-1)到(e-1)]，和截面图[(a-2)到(e-2)]，。
如图4A中所示，在硅衬底102上依次沉积栅氧化膜104和多晶硅膜106。进一步，在其上形成用于形成硬掩膜的无定形碳膜120、SiOC膜122和光刻胶膜(未示出)。
接着，通过莱文斯相移位掩膜(未示出)，曝光和显影光刻胶膜，以形成图案化的第一光刻胶膜114(图4A)。接着，采用无定形碳膜120作为蚀刻停止手段，通过将第一光刻胶膜114用作掩膜，来选择性地干蚀刻SiOC膜122，从而将SiOC膜122处理为第一图案(图4B)。
通过将干蚀刻条件最优化，可以获得较大的SiOC膜122/无定形碳膜120的蚀刻选择性。由此，能够在不在无定形碳膜120的表面中产生任何切割的情况下，对SiOC膜122进行选择性蚀刻。典型的蚀刻气体例如包括含碳氟化合物(fluorocarbon-containing)的气体。
接着，在无定形碳膜120上形成抗反射膜116和光刻胶(未示出)，以填充蚀刻后的SiOC膜122a。随后，通过使用预定的掩膜，进行对于光刻胶(未示出)的曝光/显影工艺，以形成具有孔119的第二光刻胶膜118(图5A)。该孔119是在转移到多晶硅膜110上的不必要的图案的正上方区域开口的。
随后，通过将第二光刻胶膜118用作掩膜，蚀刻去除抗反射膜116和SiOC膜122a的一部分，从而将SiOC膜122处理为第二图案(图5B)。这样，去除了除所要形成的栅图案之外的图案部分。如上所述，通过使干蚀刻条件最优化，可以获得较大的SiOC膜122/无定形碳膜120的蚀刻选择性。因此，可以在不在无定形碳膜120的膜表面中产生任何切割的情况下，进行蚀刻工艺。
接着，通过通常的工艺，剥除剩余的光刻胶膜118和抗反射膜116。
接着，通过将SiOC膜122b用作掩膜，来蚀刻无定形碳膜120。这时，获得了无定形碳膜120/多晶硅膜106的蚀刻选择性，并基于该蚀刻选择性来执行无定形碳膜120的蚀刻工艺，使得多晶硅膜106的膜减少量较小。接着，通过将蚀刻后的无定形碳膜120a用作掩膜，蚀刻多晶硅膜106，以制备栅电极106a(图6)。从而在多晶硅膜106的表面上，没有形成不期望的图案，并进行蚀刻直到暴露出栅氧化膜104的表面。
此后，经由通常的工艺，制备阱、栅电极、扩散层等，以制造半导体器件。
现在将描述通过采用本实施例的配置可获得的有利效果。此外，也可在本实施例的半导体器件的制造方法中获得可通过采用第一实施例的配置获得的有利效果。此外，在第二实施例中，采用SiOC膜/无定形碳多层膜来作为抗反射膜，以使在曝光期间抑制光的反射，由此提高了光刻性能。因此，可以以改进的效率形成所需的图案。
(第三实施例)
本实施例的半导体器件的制造方法包括以下操作：
(i)在硅衬底102上依次形成第一膜(多晶硅膜106)、第二膜(无定形碳膜120和SiOC膜122的多层膜)和第三膜(含硅的膜124)(图7A)；
(ii)在含硅的膜124上形成光刻胶膜(图7A)；
(iii)采用包括相移位器的曝光掩膜，通过对前述的光刻胶膜进行曝光和显影，来图案化前述的光刻胶膜(图7A)；
(iv)采用SiOC膜122作为蚀刻停止手段，并以光刻胶膜114作为掩膜，来选择性地干蚀刻含硅的膜124，以将含硅膜124处理为第一图案(图7B)；
(v)采用SiOC膜122作为蚀刻停止手段，进一步干蚀刻含硅的膜124a，以去除含硅的膜124a的一部分，由此将含硅膜124a处理为第二图案(图8A和8B)；
(vi)通过将具有第二图案的含硅膜124b作为掩膜，图案化前述多层膜(图9)；和
(vii)采用前述已图案化的多层膜作为掩膜，图案化第一膜106(图9)。
如下根据各个操作步骤进一步描述本发明的实施例。图7A和7B、图8A和8B、图9中的每一个是按照各个工艺顺序来分别示出本实施例的半导体器件的制造方法的平面图[(a-1)到(e-1)]，和截面图[(a-2)到(e-2)]。
如图7A中所示，在硅衬底102上依次沉积栅氧化膜104和多晶硅膜106。进一步，在其上形成：用于形成硬掩膜的无定形碳膜120和SiOC膜122的多层膜、含硅膜124、抗反射膜112和光刻胶膜(未示出)。通常使用无定形硅膜、多晶硅膜等来作为含硅膜124。
接着，通过莱文斯相移位掩膜(未示出)，曝光和显影光刻胶膜，以形成图案化的第一光刻胶膜114(图7A)。接着，采用SiOC膜122作为蚀刻停止手段，并以第一光刻胶膜114作为掩膜，来选择性地干蚀刻抗反射膜112和多晶硅膜110，以将含硅膜124处理为第一图案(图7B)。
总之，当将多晶硅蚀刻装置用作干蚀刻装置时，可以提交含硅膜124/SiOC膜122的蚀刻选择性。由此，可以在不在SiOC膜122的膜表面中产生任何切割的情况下对含硅的膜124进行蚀刻。例如通常使用Cl2/O2的混合气体、HBr/O2的混合气体等作为所述蚀刻气体。
接着，在氧化硅膜108上形成硅抗反射膜116和光刻胶(未示出)，以填充蚀刻的含硅膜124a。随后，通过使用预定的掩膜，对光刻胶(未示出)进行曝光/显影工艺，以形成具有孔119的第二光刻胶膜118(图8A)。该孔119是在转移到含硅膜124上的不必要的图案的正上方区域开口的。
随后，通过将第二光刻胶膜118用作掩膜，蚀刻去除抗反射膜116和含硅的膜124a的一部分，从而将含硅膜124a处理为第二图案(图8B)。这样，去除了除所要形成的栅图案之外的图案部分。如上所述，通过采用含硅的膜124，可以获得较大的含硅的膜124/SiOC膜122的蚀刻选择性。因此，可以在不在SiOC膜122的膜表面中产生任何切割的情况下，进行蚀刻工艺。
接着，通过通常的工艺，剥除剩余的光刻胶膜118和抗反射膜116。
接着，通过将含硅膜124b用作掩膜，来蚀刻SiOC膜122和无定形碳膜120。接着，通过将蚀刻后的多层膜用作掩膜，来蚀刻无定形硅膜106，以制备栅电极106a(图9)。从而在多晶硅膜106的表面上没有形成不期望的图案，由此进行蚀刻直到暴露出栅氧化膜104的表面。
此后，通过通常的工艺，制备阱、栅电极、扩散层等，以制造半导体器件。
将描述通过采用本实施例的配置可获得的有利效果。此外，在本实施例的半导体器件的制造方法中，也可获得通过采用第一实施例的配置可获得的有利效果。此外，在本实施例中，可采用多层膜(无定形碳和SiOC膜)来作为第二膜。因此，可以在处理中，将对于第二膜来说是必要的蚀刻停止功能和硬掩膜功能分别地分在上层膜和下层膜中。这可以抑制例如产生漏电流、短路等性能恶化，并提高完成产品的产率。
进一步来讲，在第三实施例中，采用多层膜来作为第二膜。因此在这些膜之间能得到较高的蚀刻选择性，从而增加了设计灵活性。
在上述实施例中，已经描述了采用无定形碳120和SiOC膜122用作多层膜的第二膜和采用含硅膜124用作第三膜的配置，然而也可以采用(SiOx/Si)、(Si/SiOx)、(SiN/Si)、(Si/SiN)、(SiN/SiOx)、(SiOx/SiN)等的组合来作为SiOC膜122和含硅膜124的组合，其被表示为(含硅膜124/SiOC膜122)。在上述结合中，X可为碳(C)、氮(N)、氧(O)等。
已经参考附图描述了本发明的上述优选实施例，然而应该知道，上述公开是用于说明本发明的目的，也可以采用不同于上述布置的其它的各种配置。
虽然已经在上述实施例中描述了形成栅图案的配置，然而本发明不特别地局限于此，且本发明也适用于对通过蚀刻引起的膜表面的损坏进行抑制的情形。在该情况中，除了多晶硅膜，还可采用单晶硅膜来作为第一膜。
进一步，虽然在第一和第二实施例中的蚀刻停止手段是单层结构，而在第三实施例中的蚀刻停止手段是双层结构，然而本发明不特别地局限于此，所述蚀刻停止手段也可被配置为包括三层或更多层的多层结构。
显然，本发明不局限于上述实施例，且可修改和改变而不偏离本发明的范围和精神。
Claims (4)
1.一种半导体器件的制造方法，包括
在硅衬底上依次形成第一膜、第二膜和第三膜；
在所述第三膜上形成光刻胶膜；
采用包括相移位器的曝光掩膜，通过对所述光刻胶膜进行曝光和显影，图案化所述光刻胶膜；
采用所述第二膜作为蚀刻停止手段，并以所述光刻胶膜作为掩膜，来选择性地干蚀刻所述第三膜，以将所述第三膜处理为第一图案；
采用所述第二膜作为蚀刻停止手段，进一步干蚀刻所述第三膜，以去除所述第三膜的一部分，由此将所述第三膜处理为第二图案；
通过将具有所述第二图案的所述第三膜作为掩膜，图案化所述第二膜；和
采用已图案化的所述第二膜作为掩膜，图案化所述第一膜，
其中所述第二膜是氧化硅膜并且所述第三膜是多晶硅膜。
2.根据权利要求1的半导体器件的制造方法，其中所述第一膜形成为栅电极。
3.根据权利要求2的半导体器件的制造方法，其中所述第一膜为多晶硅膜，且所述图案化所述第一膜的步骤包括将所述第一膜处理为栅电极形状。
4.根据权利要求1的半导体器件的制造方法，其中在所述第三膜上形成光刻胶膜的步骤中，在所述第三膜上形成抗反射膜，并且在所述抗反射膜上形成所述光刻胶膜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005338991A JP2007149768A (ja) | 2005-11-24 | 2005-11-24 | 半導体装置の製造方法 |
| JP2005338991 | 2005-11-24 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101818229A Division CN101436529B (zh) | 2005-11-24 | 2006-11-24 | 半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1971842A CN1971842A (zh) | 2007-05-30 |
| CN100527353C true CN100527353C (zh) | 2009-08-12 |
Family
ID=38054127
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101818229A Expired - Fee Related CN101436529B (zh) | 2005-11-24 | 2006-11-24 | 半导体器件的制造方法 |
| CNB2006101628348A Expired - Fee Related CN100527353C (zh) | 2005-11-24 | 2006-11-24 | 半导体器件的制造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101818229A Expired - Fee Related CN101436529B (zh) | 2005-11-24 | 2006-11-24 | 半导体器件的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7510980B2 (zh) |
| JP (1) | JP2007149768A (zh) |
| CN (2) | CN101436529B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081420A (ja) * | 2007-09-07 | 2009-04-16 | Nec Electronics Corp | 半導体装置の製造方法 |
| KR101532012B1 (ko) * | 2008-12-24 | 2015-06-30 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
| CN102447058A (zh) * | 2010-10-14 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器底部电极的制作方法 |
| US8741776B2 (en) * | 2012-02-07 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Patterning process for fin-like field effect transistor (finFET) device |
| CN104332408A (zh) * | 2014-10-17 | 2015-02-04 | 上海集成电路研发中心有限公司 | 一种鳍式场效应晶体管鳍部的制作方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69131878T2 (de) * | 1990-09-21 | 2000-07-20 | Dainippon Printing Co Ltd | Verfahren zur Herstellung einer Phasenverschiebungs-Photomaske |
| US5330862A (en) * | 1991-06-07 | 1994-07-19 | Sharp Kabushiki Kaisha | Method for forming resist mask pattern by light exposure having a phase shifter pattern comprising convex forms in the resist |
| KR100298609B1 (ko) * | 1992-07-30 | 2001-11-30 | 기타지마 요시토시 | 위상쉬프트층을갖는포토마스크의제조방법 |
| US5419988A (en) * | 1992-08-07 | 1995-05-30 | Dai Nippon Printing Co., Ltd. | Photomask blank and phase shift photomask |
| JP3441011B2 (ja) * | 1994-03-18 | 2003-08-25 | 富士通株式会社 | アモルファスカーボンを用いた半導体装置製造方法 |
| JP2000112114A (ja) * | 1998-10-08 | 2000-04-21 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
| US6204187B1 (en) * | 1999-01-06 | 2001-03-20 | Infineon Technologies North America, Corp. | Contact and deep trench patterning |
| JP3257593B2 (ja) * | 1999-02-05 | 2002-02-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6060377A (en) * | 1999-05-07 | 2000-05-09 | Advanced Micro Devices, Inc. | Method for fabricating a polysilicon structure with reduced length that is beyond photolithography limitations |
| JP4014891B2 (ja) * | 2001-03-29 | 2007-11-28 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2003179064A (ja) * | 2001-12-10 | 2003-06-27 | Sony Corp | 配線パターンの形成方法 |
| US6764949B2 (en) * | 2002-07-31 | 2004-07-20 | Advanced Micro Devices, Inc. | Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication |
| KR101394715B1 (ko) * | 2003-04-09 | 2014-05-15 | 호야 가부시키가이샤 | 포토 마스크의 제조방법 및 포토 마스크 블랭크 |
| JP2004363390A (ja) * | 2003-06-05 | 2004-12-24 | Toshiba Corp | フォトマスクの補正方法、及び半導体装置の製造方法 |
| US6849531B1 (en) * | 2003-11-21 | 2005-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phosphoric acid free process for polysilicon gate definition |
| US7132327B2 (en) * | 2004-05-25 | 2006-11-07 | Freescale Semiconductor, Inc. | Decoupled complementary mask patterning transfer method |
-
2005
- 2005-11-24 JP JP2005338991A patent/JP2007149768A/ja active Pending
-
2006
- 2006-11-21 US US11/602,180 patent/US7510980B2/en not_active Expired - Fee Related
- 2006-11-24 CN CN2008101818229A patent/CN101436529B/zh not_active Expired - Fee Related
- 2006-11-24 CN CNB2006101628348A patent/CN100527353C/zh not_active Expired - Fee Related
-
2009
- 2009-02-10 US US12/368,800 patent/US7851371B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7851371B2 (en) | 2010-12-14 |
| US20090156014A1 (en) | 2009-06-18 |
| CN101436529B (zh) | 2011-04-13 |
| CN1971842A (zh) | 2007-05-30 |
| CN101436529A (zh) | 2009-05-20 |
| US20070117395A1 (en) | 2007-05-24 |
| JP2007149768A (ja) | 2007-06-14 |
| US7510980B2 (en) | 2009-03-31 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
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|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090812 Termination date: 20131124 |