CN105807553A - 减少制造成本的组合掩膜版 - Google Patents
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Abstract
本发明涉及电子技术领域，具体涉及一种组合掩膜版。减少制造成本的组合掩膜版，包括，第一掩膜版，用于在一复合结构中形成第一薄膜层；第二掩膜版，用于在复合结构中形成第二薄膜层；第三掩膜版，用于形成连接第一薄膜层与第二薄膜层之间的通孔；第四掩膜版，用于在复合结构中形成第三薄膜层；本发明第一掩膜版的第一光掩膜图形、第二掩膜版的第二光掩膜图形、第四掩膜版的第四光掩膜图形叠加后的重合区域形成第五光掩模图形，第五光掩膜图形用于在复合结构中形成连接第二薄膜层与第三薄膜层的通孔，本发明可以减少通孔对应的掩膜版的数量，降低集成电路的制造成本。
Description
技术领域
本发明涉及电子技术领域，具体涉及一种组合掩膜版。
背景技术
集成电路版图(Layout)是集成电路设计与工艺制造之间的接口，集成电路版图对应于晶圆片上电路元器件结构的几何图形组合，由不同层的图形组合而成，如有源层、多晶硅层、金属层等，现有技术中，每个层次的版图需要制备一个独立的掩膜版(MASK)，利用掩膜版及集成电路工艺设备可以将设计的版图转移到涂有光刻胶的硅片上，现有技术的一种集成电路版图如图1所示，需要多个掩膜版构成，如图1a至图1e的掩膜版A至掩膜版E所示，过多的掩膜版提高了集成电路的制造成本。
发明内容
本发明的目的在于，提供一种减少制造成本的组合掩膜版，解决以上技术问题；
本发明所解决的技术问题可以采用以下技术方案来实现：
减少制造成本的组合掩膜版，其中，包括，
第一掩膜版，所述第一掩膜版上形成有第一光掩膜图形，所述第一光掩模图形用于在一复合结构中形成第一薄膜层；
第二掩膜版，所述第二掩膜版上形成有第二光掩膜图形，所述第二光掩模图形用于在所述复合结构中形成第二薄膜层；
第三掩膜版，所述第三掩膜版上形成有第三光掩膜图形，所述第三光掩模图形用于形成连接所述第一薄膜层与所述第二薄膜层之间的通孔；
第四掩膜版，所述第四掩膜版上形成有第四光掩膜图形，所述第四光掩膜图形用于在所述复合结构中形成第三薄膜层；
所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后的重合区域形成第五光掩模图形，所述第五光掩膜图形用于在所述复合结构中形成连接所述第二薄膜层与所述第三薄膜层的通孔。
本发明的减少制造成本的组合掩膜版，包括至少两个所述重合区域，一预定位置重合区域的面积大于另一预定位置的重合区域的面积。
本发明的减少制造成本的组合掩膜版，所述重合区域为透光区域，所述第五光掩模图形由至少一个所述透光区域组成通孔图形。
本发明的减少制造成本的组合掩膜版，所述第一掩膜版上设有A1透光区域；所述第二掩膜版上设有B1透光区域，所述第四掩膜版上设有C1透光区域；所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后，所述A1透光区域、所述B1透光区域及所述C1透光区域叠加形成第一通孔图形区域。
本发明的减少制造成本的组合掩膜版，所述第一掩膜版上还设有A2透光区域；所述第二掩膜版上还设有B2透光区域，所述第四掩膜版上还设有C2透光区域；所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后，所述A2透光区域、所述B2透光区域、及所述C2透光区域叠加形成第二通孔图形区域。
本发明的减少制造成本的组合掩膜版，所述第一掩膜版上还设有A3透光区域；所述第四掩膜版上还设有C3透光区域；所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后，所述A3透光区域、所述B2透光区域及所述C3透光区域叠加形成第三通孔图形区域。
本发明的减少制造成本的组合掩膜版，所述第一薄膜层为第一金属层，所述第二薄膜层为第二金属层。
本发明的减少制造成本的组合掩膜版，所述第三薄膜层为第三金属层。
本发明的减少制造成本的组合掩膜版，所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版和/或所述第四掩膜版采用二进制掩膜版。
本发明的减少制造成本的组合掩膜版，所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版和/或所述第四掩膜版采用相位移掩膜版。
有益效果：由于采用以上技术方案，本发明第一掩膜版的第一光掩膜图形、第二掩膜版的第二光掩膜图形、第四掩膜版的第四光掩膜图形叠加后的重合区域形成第五光掩模图形，第五光掩膜图形用于在复合结构中形成连接第二薄膜层与第三薄膜层的通孔，可以减少需要的掩膜版的数量，降低集成电路的制造成本。
附图说明
图1为现有技术的版图；
图1a至图1e为图1对应的掩膜版；
图2为本发明的版图；
图2a至图2d为图2对应的掩膜版；
图3为图2a、图2b和图2d叠加后用于加工工艺的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参照图2a至图2d及图2，减少制造成本的组合掩膜版，其中，包括，
第一掩膜版1，第一掩膜版1上形成有第一光掩膜图形，第一光掩模图形用于在一复合结构中形成第一薄膜层；
第二掩膜版2，第二掩膜版2上形成有第二光掩膜图形，第二光掩模图形用于在复合结构中形成第二薄膜层；
第三掩膜版3，第三掩膜版3上形成有第三光掩膜图形，第三光掩模图形用于形成连接第一薄膜层与第二薄膜层之间的通孔；
第四掩膜版4，第四掩膜版4上形成有第四光掩膜图形，第四光掩膜图形用于在复合结构中形成第三薄膜层；
第一掩膜版1的第一光掩膜图形、第二掩膜版2的第二光掩膜图形、第四掩膜版4的第四光掩膜图形叠加后的重合区域形成第五光掩模图形，第五光掩膜图形用于在复合结构中形成连接第二薄膜层与第三薄膜层的通孔。
本发明的减少制造成本的组合掩膜版，包括至少两个重合区域，一预定位置重合区域的面积大于另一预定位置的重合区域的面积。
本发明的减少制造成本的组合掩膜版，重合区域为透光区域，第五光掩模图形由至少一个透光区域组成通孔图形。
本发明的减少制造成本的组合掩膜版，第一掩膜版上设有A1透光区域；第二掩膜版上设有B1透光区域，第四掩膜版上设有C1透光区域；第一掩膜版、第二掩膜版、第四掩膜版叠加后，A1透光区域、B1透光区域及C1透光区域叠加形成第一通孔图形区域。
本发明的减少制造成本的组合掩膜版，第一掩膜版上还设有A2透光区域；第二掩膜版上还设有B2透光区域，第四掩膜版上还设有C2透光区域；第一掩膜版、第二掩膜版、第四掩膜版叠加后，A2透光区域、B2透光区域、及C2透光区域叠加形成第二通孔图形区域。
本发明的减少制造成本的组合掩膜版，第一掩膜版上还设有A3透光区域；第四掩膜版上还设有C3透光区域；第一掩膜版、第二掩膜版、第四掩膜版叠加后，A3透光区域、B2透光区域及C3透光区域叠加形成第三通孔图形区域。
一种具体实施例，第一掩膜版1上设有横向排布的A1透光区域、A2透光区域及A3透光区域；第二掩膜版2上设有纵向排布的B1透光区域及B2透光区域，第四掩膜版4上设有C1透光区域、C2透光区域、C3透光区域及C4透光区域。
本发明的减少制造成本的组合掩膜版，第一薄膜层为第一金属层。第二薄膜层为第二金属层。第三薄膜层为第三金属层。第三掩膜版3用于形成第一金属层与第二金属层之间连接的通孔；第五光掩膜图形用于形成第二金属层与第三金属层之间连接的通孔。
本发明的减少制造成本的组合掩膜版，第一掩膜版1和/或第二掩膜版2和/或第三掩膜版3和/或第四掩膜版4可以采用二进制掩膜版。
本发明的减少制造成本的组合掩膜版，第一掩膜版1和/或第二掩膜版2和/或第三掩膜版3和/或第四掩膜版4可以采用相位移掩膜版。
参照图3，图2a、图2b和图2b叠加后用于加工工艺的示意图，硅片5的上方第一掩膜版1用于制备第一金属层(METAL1)，第二掩膜版2用于制备第二金属层(METAL2)，第四掩膜版4用于制备第三金属层(METAL3)，第一掩膜版1、第二掩膜版2及第四掩膜版4相叠加用于制备连接第二金属层和第三金属层的通孔。本发明可以减少一个版图层次对应的独立光罩，一定程度上可以减少集成电路的制造成本。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (10)
1.减少制造成本的组合掩膜版，其特征在于，包括，
第一掩膜版，所述第一掩膜版上形成有第一光掩膜图形，所述第一光掩模图形用于在一复合结构中形成第一薄膜层；
第二掩膜版，所述第二掩膜版上形成有第二光掩膜图形，所述第二光掩模图形用于在所述复合结构中形成第二薄膜层；
第三掩膜版，所述第三掩膜版上形成有第三光掩膜图形，所述第三光掩模图形用于形成连接所述第一薄膜层与所述第二薄膜层之间的通孔；
第四掩膜版，所述第四掩膜版上形成有第四光掩膜图形，所述第四光掩膜图形用于在所述复合结构中形成第三薄膜层；
所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后的重合区域形成第五光掩模图形，所述第五光掩膜图形用于在所述复合结构中形成连接所述第二薄膜层与所述第三薄膜层的通孔。
2.根据权利要求1所述的减少制造成本的组合掩膜版，其特征在于，包括至少两个所述重合区域，一预定位置重合区域的面积大于另一预定位置的重合区域的面积。
3.根据权利要求1所述的减少制造成本的组合掩膜版，其特征在于，所述重合区域为透光区域，所述第五光掩模图形由至少一个所述透光区域组成通孔图形。
4.根据权利要求1所述的减少制造成本的组合掩膜版，其特征在于，所述第一掩膜版上设有A1透光区域；所述第二掩膜版上设有B1透光区域，所述第四掩膜版上设有C1透光区域；所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后，所述A1透光区域、所述B1透光区域及所述C1透光区域叠加形成第一通孔图形区域。
5.根据权利要求4所述的减少制造成本的组合掩膜版，其特征在于，所述第一掩膜版上还设有A2透光区域；所述第二掩膜版上还设有B2透光区域，所述第四掩膜版上还设有C2透光区域；所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后，所述A2透光区域、所述B2透光区域、及所述C2透光区域叠加形成第二通孔图形区域。
6.根据权利要求5所述的减少制造成本的组合掩膜版，其特征在于，所述第一掩膜版上还设有A3透光区域；所述第四掩膜版上还设有C3透光区域；所述第一掩膜版、所述第二掩膜版、所述第四掩膜版叠加后，所述A3透光区域、所述B2透光区域及所述C3透光区域叠加形成第三通孔图形区域。
7.根据权利要求1所述的减少制造成本的组合掩膜版，其特征在于，所述第一薄膜层为第一金属层，所述第二薄膜层为第二金属层。
8.根据权利要求1所述的减少制造成本的组合掩膜版，其特征在于，所述第三薄膜层为第三金属层。
9.根据权利要求1所述的减少制造成本的组合掩膜版，其特征在于，所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版和/或所述第四掩膜版采用二进制掩膜版。
10.根据权利要求1所述的减少制造成本的组合掩膜版，其特征在于，所述第一掩膜版和/或所述第二掩膜版和/或所述第三掩膜版和/或所述第四掩膜版采用相位移掩膜版。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113867043A (zh) * | 2020-06-30 | 2021-12-31 | 京东方科技集团股份有限公司 | 发光基板及其制备方法、显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1410833A (zh) * | 2001-10-10 | 2003-04-16 | 台湾积体电路制造股份有限公司 | 光罩组合及接触洞的制造方法 |
| CN1445604A (zh) * | 2002-03-20 | 2003-10-01 | 张国飙 | 低成本光刻技术 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1410833A (zh) * | 2001-10-10 | 2003-04-16 | 台湾积体电路制造股份有限公司 | 光罩组合及接触洞的制造方法 |
| CN1445604A (zh) * | 2002-03-20 | 2003-10-01 | 张国飙 | 低成本光刻技术 |
Non-Patent Citations (1)
| Title |
|---|
| （英）杰•阿赫塔尔: "《101个世界伟大发明》", 31 January 2013 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113867043A (zh) * | 2020-06-30 | 2021-12-31 | 京东方科技集团股份有限公司 | 发光基板及其制备方法、显示装置 |
| CN113867043B (zh) * | 2020-06-30 | 2023-01-10 | 京东方科技集团股份有限公司 | 发光基板及其制备方法、显示装置 |
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