KR20060075399A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 패드막을 형성하고, 소정영역의 상기 패드막 및 상기 반도체 기판의 소정 깊이를 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막이 형성된 결과물 전면에 제1 트랜치 매립용 산화막을 형성하고, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하여, 비활성영역이 정의되는 제1 소자 분리막을 형성하는 단계, 상기 패드막을 제거하여 활성영역을 정의하는 상기 반도체 기판이 노출되는 단계, 상기 활성영역을 정의하는 노출된 반도체 기판 상에 상기 제1 소자분리막의 높이보다 높게 실리콘층을 형성하는 단계 및 상기 결과물 전면에 제2 트렌치 매립용 산화막을 형성하고 상기 실리콘층이 노출될 때까지 평탄화 공정을 수행하여 제2 소자분리막을 형성함으로써, 상기 제1 소자분리막과 상기 제2 소자분리막이 적층된 소자분리막을 형성하는 단계를 포함한다.
소자분리막

Description

반도체 소자의 소자분리막 형성방법{Method of forming a field oxide layer in a semiconductor device}
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 패드 산화막
14: 패드 질화막 16: 포토레지스트 패턴
18: 측벽 산화막 20, 23: 소자분리막
21: 실리콘층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 제조방법에 있어서, 활성영역과 비활성영역을 구분 정의하기 위한 소자분리막을 형성하는 데, 최근 반도체 소자의 고집적화, 고밀도화됨에 따라 쉘로우 트렌치 소자분리(Shallow Trench Isolation) 공정을 채택하고 있다.
그러나 반도체 소자의 고집적화됨에 따라서 적용되는 쉘로우 트렌치 소자분리 공정을 통해서도 패턴 스페이스의 감소로 인해 소자 분리막의 깊이가 증가하게 되어 트렌치에 매립된 매립 절연막에는 보이드 등이 발생하게 된다.
또한, 상기 쉘로우 트렌치 소자분리 공정을 통해 소자 분리막이 형성될 때 반도체 기판이 식각되어 트렌치를 형성하게 되는 데, 상기 식각시 플라즈마를 사용하게 되어 활성영역으로 정의될 반도체 기판에는 플라즈마 손상이 발생하게 되는 문제점이 있다.
또한, 형성된 트렌치에 매립 절연막을 형성하는 데, 상기 매립 절연막의 증착 공정시 플라즈마를 사용하게 되어 이 또한 플라즈마 손상이 발생하게 되는 문제점이 있다.
또한, 소자 분리막 형성 공정시 트렌치 측벽에 측벽 산화막을 형성하게 되는 데, 이 측벽 산화막으로 인해 소자 분리막의 탑 모서리에 모우트(moat) 불량이 발생하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소자분리막 형성 공정시 발생되는 플라즈마 손상을 방지할 수 있도록 하는 반도체 소자의 소자분리막 형성 방법을 제공함에 있다.
또한, 본 발명의 목적은 소자분리막에 발생되는 모우트 불량을 방지할 수 있도록 하는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 패드막을 형성하고, 소정영역의 상기 패드막 및 상기 반도체 기판의 소정 깊이를 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막이 형성된 결과물 전면에 제1 트랜치 매립용 산화막을 형성하고, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하여, 비활성영역이 정의되는 제1 소자 분리막을 형성하는 단계, 상기 패드막을 제거하여 활성영역을 정의하는 상기 반도체 기판이 노출되는 단계, 상기 활성영역을 정의하는 노출된 반도체 기판 상에 상기 제1 소자분리막의 높이보다 높게 실리콘층을 형성하는 단계 및 상기 결과물 전면에 제2 트렌치 매립용 산화막을 형성하고 상기 실리콘층이 노출될 때까지 평탄화 공정을 수행하여 제2 소자분리막을 형성함으로써, 상기 제1 소자분리막과 상기 제2 소자분리막이 적층된 소자분리막을 형성하는 단계를 포함한다.
상기 측벽 산화막은 실리콘 재질의 반도체 기판의 실리콘막과 산소가 결합하도록 하는 산화 공정을 수행하는 공정 또는 산화막을 증착하는 공정 중 어느 하나로 형성하는 것이 바람직하다.
상기 제1 트렌치 매립용 산화막 또는 제2 트렌치 매립용 산화막은 LPCVD법, PECVD법 및 HDP CVD법 중 어느 하나로 형성하거나 또는 SOG(Spin on glass)공정을 이용하여 스핀 코팅(spin coating) 후 어닐 공정을 통해 형성하는 것이 바람직하다.
상기 실리콘층은 SiH2Cl2, SiHCl3, SiCl4 등의 Si계열 소스를 사용하여 선택적 에피택셜 공정을 통해 형성하는 것이 바람직하다.
상기 패터닝된 반도체 기판의 소정 깊이는 상기 제1 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 깊이인 것이 바람직하다.
상기 제1 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 반도체 기판의 소정 깊이는 상기 반도체 기판의 표면으로부터 500~ 1000Å 정도의 깊이인 것이 바람직하다.
상기 실리콘층 형성공정 전에, 상기 실리콘형성공정이 수행되는 챔버와 동일 챔버에서 수소 플라즈마 세정공정 또는 아르곤 플라즈마 세정공정이 더 수행되는 것이 바람직하다.
상기 측벽 산화막은 상기 제1 소자 분리막과 상기 반도체 기판의 활성영역 사이에만 형성되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 5는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 재질의 반도체기판(10) 전면 상부에 패드 산화막, 패드 질화막을 순차적으로 형성하고, 상기 패드 질화막의 소정영역에 소자분리막 형성용 포토레지스트 패턴(16)을 형성한다.
상기 포토레지스트 패턴(16)을 식각 마스크로 하부의 패드 질화막, 패드 산화막 및 반도체 기판의 소정 깊이를 플라즈마 식각하여 패터닝된 패드 질화막(14), 패터닝된 패드 산화막(12) 및 소정 깊이 패터닝된 반도체 기판(10)을 형성하여 트렌치(T)를 정의한다.
상기 패터닝된 반도체 기판의 소정 깊이는 상기 반도체 기판의 표면으로부터 500~ 1000Å 정도의 깊이를 갖는 데, 상기 깊이는 이후 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 깊이이다. 따라서 트렌치 매립 공정시 불량이 발생되는 것을 방지할 수 있다.
또한, 상기 깊이만큼만 반도체 기판을 식각하면, 활성영역으로 정의될 반도 체 기판에 가해지는 플라즈마 손상이 방지될 수 있다.
도 2를 참조하면, 상기 트렌치(T)가 정의된 결과물에 에싱 공정을 수행하여, 상기 포토레지스트 패턴(16)을 제거하고, 상기 결과물 전면에 측벽 산화막(18)을 형성하는 공정을 수행한다.
상기 측벽 산화막(18)을 형성하는 공정은 실리콘 재질의 반도체 기판의 실리콘막과 산소가 결합하도록 산화 공정을 수행하는 공정 또는 산화막을 증착하는 공정 중 어느 하나로 형성될 수 있다.
상기 측벽 산화막(18)은 상기 트렌치(T)를 정의하기 위해 수행된 식각 공정에 따른 손상을 제거하기 위해 형성한다.
도 3을 참조하면, 상기 측벽 산화막(18)이 형성된 결과물 전면에 제1 트렌치 매립용 산화막을 형성한다. 상기 제1 트렌치 매립용 산화막은 LPCVD법, PECVD법, HDP CVD법 중 어느 하나로 형성하거나, 또는 SOG(Spin on glass)공정을 이용하여 스핀 코팅(spin coating) 후 어닐 공정을 통해 형성할 수도 있다.
또한, 상기와 같이 방식으로 형성되는 트렌치 매립용 산화막으로 인해 HDP 산화막을 트렌치에 매립할 때 발생되는 플라즈마 손상을 방지될 수 있다.
상기 제1 트렌치 매립용 산화막이 형성된 결과물 전면에 상기 패드 질화막(14)이 노출될 때가지 CMP 공정 또는 에치백 공정과 같은 평탄화 공정을 수행하여 제1 소자 분리막(20)의 형성을 완료한다.
도 4를 참조하면, 상기 노출된 패드 질화막(14) 및 그 하부의 패드 산화막(12)은 습식 공정을 통해 제거하여, 소자 분리막(20)이 형성된 영역과 대응되는 활 성영역상의 반도체 기판을 노출한다. 상기 패드 질화막 제거를 위한 습식 공정시에는 인산(H3PO4)을 이용하고, 상기 패드 산화막 제거를 위한 습식 공정시에는 HF를 이용한 후 고온 처리를 한다.
상기 소자 분리막(20)이 형성된 영역과 대응되는 활성영역상의 노출된 반도체 기판 상에 실리콘층(21)을 형성한다.
상기 실리콘층(21)의 형성 공정시 상기 제1 소자 분리막(20)의 높이보다 높게 형성할 수 있도록 하는 데, 이후 공정을 통해 상기 제1 소자 분리막(20) 상에 제1 트렌치 매립용 산화막과 동일한 산화막이 더 증착되어 상기 소자에서 요구되는 소자 분리막을 형성할 수 있도록 한다.
다시 말해, 상기 제1 트렌치 매립용 산화막이 매립되어 형성된 제1 소자 분리막의 두께는 500~ 1000Å 정도로써, 상기 두께는 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 두께로써, 소자에서 요구되는 소자분리막의 두께는 제2 트렌치 매립용 산화막의 증착으로 형성될 수 있다.
상기 실리콘층(21)의 형성은 선택적 에피택셜 공정을 통해 형성하는 데, 이 선택적 에피택셜 공정은 SiH2Cl2, SiHCl3, SiCl4 등의 Si계열 소스를 사용하고, SiH4, Si2H6에 HCl, Cl2 가스를 추가하여 사용할 수 있다.
상기 실리콘층(21)은 2000 ~ 2500Å 정도의 두께로 형성한다.
한편, 상기 실리콘층 형성공정 전에, 상기 실리콘형성공정이 수행되는 챔버와 동일 챔버에서 수소 플라즈마 세정공정 또는 아르곤 플라즈마 세정공정이 더 수 행된다.
도 5를 참조하면, 상기 결과물 전면에 제2 트렌치 매립용 산화막을 형성하고, 상기 실리콘층(21)이 노출될 때까지 CMP 공정 또는 에치백공정과 같은 평탄화공정을 수행한다. 이로써, 상기 제1 소자분리막(20) 상에 제2 트렌치 매립용 산화막이 증착되어 제2 소자분리막(23)이 형성됨으로써, 소자에서 요구되는 소자분리막(20, 23)의 두께가 형성된다.
도면에 도시되지는 않았지만, 상기 실리콘층 상부에만 게이트 산화막이 형성되도록 하고, 상기 게이트 산화막이 형성된 결과물 전면에 게이트 전극용 도전막을 형성하는 공정을 수행함으로써, 본 공정을 완료한다.
본 발명에 의하면, 상기 깊이만큼만 반도체 기판을 식각하면, 활성영역으로 정의될 반도체 기판에 가해지는 플라즈마 손상이 방지될 수 있다.
본 발명에 의하면, 상기와 같이 방식으로 형성되는 트렌치 매립용 산화막으로 인해 HDP 산화막을 트렌치에 매립할 때 발생되는 플라즈마 손상을 방지될 수 있다.
본 발명에 의하면, 트렌치 형성용 식각공정시 이후 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 깊이만큼만 반도체 기판을 패터닝함으로써, 트렌치 매립 공정시 발생되는 불량을 방지할 수 있다.
또한, 본 발명에 의하면, 상기 제2 소자분리막이 형성되는 트렌치의 측벽에는 산화막이 형성되지 않음으로써, 게이트 산화막 형성을 위한 케미칼 전처리에 의한 측벽 산화막의 식각에 의한 트렌치 측벽 산화막이 식각되어 발생되는 모우트 (moat)불량을 방지할 수 있게 된다.
또한, 본 발명에 의하면, 실리콘재질의 반도체 기판과 선택적 에피택셜 공정을 통해 형성된 실리콘층간에는 도펀트 농도 차이가 확연하여, 도펀트의 불균일한 확산을 최소화할 수 있게 되어 에너지 밴드 갭을 정확히 관리할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 깊이만큼만 반도체 기판을 식각하면, 활성영역으로 정의될 반도체 기판에 가해지는 플라즈마 손상이 방지될 수 있는 효과가 있다.
본 발명에 의하면, 상기와 같이 방식으로 형성되는 트렌치 매립용 산화막으로 인해 HDP 산화막을 트렌치에 매립할 때 발생되는 플라즈마 손상을 방지될 수 있는 효과가 있다.
본 발명에 의하면, 트렌치 형성용 식각공정시 이후 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 깊이만큼만 반도체 기판을 패터닝함으로써, 트렌치 매립 공정시 발생되는 불량을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 상기 제2 소자분리막이 형성되는 트렌치의 측벽에는 산화막이 형성되지 않음으로써, 트렌치의 측벽에 산화막이 형성되어 발생되는 모우트(moat)불량을 방지할 수 있게 되는 효과가 있다.
또한, 본 발명에 의하면, 실리콘재질의 반도체 기판과 선택적 에피택셜 공정을 통해 형성된 실리콘층간에는 도펀트 농도 차이가 확연하여, 도펀트의 불균일한 확산을 최소화할 수 있게 되어 에너지 밴드 갭을 정확히 관리할 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (8)

  1. 반도체 기판 상에 패드막을 형성하고, 소정영역의 상기 패드막 및 상기 반도체 기판의 소정 깊이를 패터닝하여 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막이 형성된 결과물 전면에 제1 트랜치 매립용 산화막을 형성하고, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하여, 비활성영역이 정의되는 제1 소자 분리막을 형성하는 단계;
    상기 패드막을 제거하여 활성영역을 정의하는 상기 반도체 기판이 노출되는 단계;
    상기 활성영역을 정의하는 노출된 반도체 기판 상에 상기 제1 소자분리막의 높이보다 높게 실리콘층을 형성하는 단계; 및
    상기 결과물 전면에 제2 트렌치 매립용 산화막을 형성하고 상기 실리콘층이 노출될 때까지 평탄화 공정을 수행하여 제2 소자분리막을 형성함으로써, 상기 제1 소자분리막과 상기 제2 소자분리막이 적층된 소자분리막을 형성하는 단계를 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제1 항에 있어서, 상기 측벽 산화막은
    실리콘 재질의 반도체 기판의 실리콘막과 산소가 결합하도록 하는 산화 공정 을 수행하는 공정 또는 산화막을 증착하는 공정 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1 항에 있어서, 상기 제1 트렌치 매립용 산화막 또는 제2 트렌치 매립용 산화막은
    LPCVD법, PECVD법 및 HDP CVD법 중 어느 하나로 형성하거나 또는 SOG(Spin on glass)공정을 이용하여 스핀 코팅(spin coating) 후 어닐 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1 항에 있어서, 상기 실리콘층은
    SiH2Cl2, SiHCl3, SiCl4 등의 Si계열 소스를 사용하여 선택적 에피택셜 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제1 항에 있어서, 상기 패터닝된 반도체 기판의 소정 깊이는
    상기 제1 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 깊이인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제5 항에 있어서, 상기 제1 트렌치 매립용 절연막이 상기 트렌치에 용이하게 매립될 수 있도록 하는 반도체 기판의 소정 깊이는
    상기 반도체 기판의 표면으로부터 500~ 1000Å 정도의 깊이인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제1 항에 있어서, 상기 실리콘층 형성공정 전에,
    상기 실리콘형성공정이 수행되는 챔버와 동일 챔버에서 수소 플라즈마 세정공정 또는 아르곤 플라즈마 세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제1 항에 있어서, 상기 측벽 산화막은
    상기 제1 소자 분리막과 상기 반도체 기판의 활성영역 사이에만 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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