JP2783268B2 - 円筒型スタックト・キャパシタ型セルの製造方法 - Google Patents
円筒型スタックト・キャパシタ型セルの製造方法Info
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- JP2783268B2 JP2783268B2 JP4068606A JP6860692A JP2783268B2 JP 2783268 B2 JP2783268 B2 JP 2783268B2 JP 4068606 A JP4068606 A JP 4068606A JP 6860692 A JP6860692 A JP 6860692A JP 2783268 B2 JP2783268 B2 JP 2783268B2
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- etching
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Description
【０００１】
【産業上の利用分野】本発明は、円筒型スタックト・キ
ャパシタ型セルの製造方法に関し、特に多重サイド・ウ
ォールを形成するプロセスに関する。
ャパシタ型セルの製造方法に関し、特に多重サイド・ウ
ォールを形成するプロセスに関する。
【０００２】
【従来の技術】従来、高集積のダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）のメモリ・セルとし
て、スタックト・キャパシタ型セルが知られている。ま
た、さらに、微細化するメモリ・セルに対応するため、
スタックト・キャパシタを３次元的に配置して、蓄積容
量を大きくかつメモリ・セル面積を小さくする記憶装置
が種々提案されている。
・アクセス・メモリ（ＤＲＡＭ）のメモリ・セルとし
て、スタックト・キャパシタ型セルが知られている。ま
た、さらに、微細化するメモリ・セルに対応するため、
スタックト・キャパシタを３次元的に配置して、蓄積容
量を大きくかつメモリ・セル面積を小さくする記憶装置
が種々提案されている。
【０００３】スタックト・キャパシタ型セルを多重の円
筒型で形成するのも一つの方法である。ところで、通常
では、重ね合わせ精度測定パターンや工程ナンバーパタ
ーンのように、メモリ・セル以外にもパターンを形成す
る必要がある。
筒型で形成するのも一つの方法である。ところで、通常
では、重ね合わせ精度測定パターンや工程ナンバーパタ
ーンのように、メモリ・セル以外にもパターンを形成す
る必要がある。
【０００４】図２（ａ）に従来例の工程ナンバーパター
ンの平面図を示し、（ｂ）にボンディング・パッドのよ
うな大きな矩形のパターンの角の部分を拡大した上面図
を示す。図２において、７は段差形状の山の部分を示
す。
ンの平面図を示し、（ｂ）にボンディング・パッドのよ
うな大きな矩形のパターンの角の部分を拡大した上面図
を示す。図２において、７は段差形状の山の部分を示
す。
【０００５】多重円筒型キャパシタ形成プロセスを経た
場合には、前記のようなパターンのエッジ部分において
も多重の多結晶シリコンの壁が形成されることになる。
以下に、これについて説明する。
場合には、前記のようなパターンのエッジ部分において
も多重の多結晶シリコンの壁が形成されることになる。
以下に、これについて説明する。
【０００６】気相成長法（ＣＶＤ）により、厚さ１００
０オングストロームの多結晶シリコン膜を形成する。そ
の後、厚さ３０００オングストロームのＣＶＤ酸化膜を
成長し、露光、エッチング等のパターニングを行うこと
により、メモリ・セル内には円柱型の形状が得られる。
この時点で、図２（ｂ）のようなパターンでは、初め、
図３（ａ）のような、半導体基板（シリコン）１の段差
が形成されている。
０オングストロームの多結晶シリコン膜を形成する。そ
の後、厚さ３０００オングストロームのＣＶＤ酸化膜を
成長し、露光、エッチング等のパターニングを行うこと
により、メモリ・セル内には円柱型の形状が得られる。
この時点で、図２（ｂ）のようなパターンでは、初め、
図３（ａ）のような、半導体基板（シリコン）１の段差
が形成されている。
【０００７】次に、図３（ｂ）のように、厚さ５００オ
ングストロームの多結晶シリコン膜２、厚さ５００オン
グストロームのＣＶＤ酸化膜３を順次堆積する。図３
（ｃ）のように、酸化膜プラズマ・エッチング８を行
い、自己整合法により、酸化膜サイド・ウォール３を形
成する。
ングストロームの多結晶シリコン膜２、厚さ５００オン
グストロームのＣＶＤ酸化膜３を順次堆積する。図３
（ｃ）のように、酸化膜プラズマ・エッチング８を行
い、自己整合法により、酸化膜サイド・ウォール３を形
成する。
【０００８】再び、図４（ａ）のように、例えば、厚さ
５００オングストロームの多結晶シリコン膜２、厚さ５
００オングストロームのＣＶＤ酸化膜１１を順次堆積す
る。さらに、図４（ｂ）のように、酸化膜プラズマ・エ
ッチング８を行い、自己整合法により、酸化膜サイド・
ウォール１１を形成する。次に、図４（ｃ）のように、
下地の部分の多結晶シリコン膜２が全てエッチングされ
る程度に、多結晶シリコン・プラズマ・エッチング９を
行う。
５００オングストロームの多結晶シリコン膜２、厚さ５
００オングストロームのＣＶＤ酸化膜１１を順次堆積す
る。さらに、図４（ｂ）のように、酸化膜プラズマ・エ
ッチング８を行い、自己整合法により、酸化膜サイド・
ウォール１１を形成する。次に、図４（ｃ）のように、
下地の部分の多結晶シリコン膜２が全てエッチングされ
る程度に、多結晶シリコン・プラズマ・エッチング９を
行う。
【０００９】さらに、図５のように、コアの部分及びサ
イド・ウォールの部分の酸化膜３、１１が全てエッチン
グされるように、酸化膜エッチングを行う。すると、メ
モリ・セル内には円筒状に多結晶シリコンの壁２だけが
残り、二重の円筒型シリンダ・キャパシタが形成され
る。
イド・ウォールの部分の酸化膜３、１１が全てエッチン
グされるように、酸化膜エッチングを行う。すると、メ
モリ・セル内には円筒状に多結晶シリコンの壁２だけが
残り、二重の円筒型シリンダ・キャパシタが形成され
る。
【００１０】同様に、図２（ａ）のようなパターンのエ
ッジ部分においても、図５のように、長い二重の多結晶
シリコンの壁が形成されるようになる。
ッジ部分においても、図５のように、長い二重の多結晶
シリコンの壁が形成されるようになる。
【００１１】
【発明が解決しようとする課題】上述した従来技術のよ
うなプロセスを経た場合には、図２に示したようなパタ
ーンのエッジの部分においても、図３〜図５に示すよう
にして、２重の多結晶シリコンの壁が形成されることな
る。この場合、パターンの直線状の部分が１０μｍ以上
の大きいパターンにおいては、この長い多結晶シリコン
の壁２が酸化膜３、１１のエッチングを行う時に剥がれ
てしまい、エッチング槽を汚染するという問題が起こ
る。
うなプロセスを経た場合には、図２に示したようなパタ
ーンのエッジの部分においても、図３〜図５に示すよう
にして、２重の多結晶シリコンの壁が形成されることな
る。この場合、パターンの直線状の部分が１０μｍ以上
の大きいパターンにおいては、この長い多結晶シリコン
の壁２が酸化膜３、１１のエッチングを行う時に剥がれ
てしまい、エッチング槽を汚染するという問題が起こ
る。
【００１２】したがって、本発明の目的は、パターンの
直線状の部分が１０μｍ以上の大きいパターンにおい
て、サイド・ウォールの剥がれが起きないようにする円
筒型スタックト・キャパシタ型セルの製造方法を提供す
ることにある。
直線状の部分が１０μｍ以上の大きいパターンにおい
て、サイド・ウォールの剥がれが起きないようにする円
筒型スタックト・キャパシタ型セルの製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明の第１の態様によ
る円筒型スタックト・キャパシタ型セルの製造方法は、
１重の構造をもつキャパシタの円筒型スタックト・キャ
パシタ型セルの製造方法において、メモリ・セル外に形
成されたサイド・ウォールを取り除くための多結晶シリ
コン・ウェット・エッチングを行う工程を含むことを特
徴とする。
る円筒型スタックト・キャパシタ型セルの製造方法は、
１重の構造をもつキャパシタの円筒型スタックト・キャ
パシタ型セルの製造方法において、メモリ・セル外に形
成されたサイド・ウォールを取り除くための多結晶シリ
コン・ウェット・エッチングを行う工程を含むことを特
徴とする。
【００１４】本発明の第２の態様による円筒型スタック
ト・キャパシタ型セルの製造方法は、多重の構造をもつ
キャパシタの円筒型スタックト・キャパシタ型セルの製
造方法において、酸化膜のサイド・ウォールが形成され
る度に、メモリ・セル外に形成されたサイド・ウォール
を取り除くための酸化膜ウェット・エッチングおよび多
結晶シリコン・ウェット・エッチングを行う工程を含む
ことを特徴とする。
ト・キャパシタ型セルの製造方法は、多重の構造をもつ
キャパシタの円筒型スタックト・キャパシタ型セルの製
造方法において、酸化膜のサイド・ウォールが形成され
る度に、メモリ・セル外に形成されたサイド・ウォール
を取り除くための酸化膜ウェット・エッチングおよび多
結晶シリコン・ウェット・エッチングを行う工程を含む
ことを特徴とする。
【００１５】本発明の第３の態様による円筒型スタック
ト・キャパシタ型セルの製造方法は、多重の構造をもつ
キャパシタの円筒型スタックト・キャパシタ型セルの製
造方法において、酸化膜のサイド・ウォールが形成され
る度に、メモリ・セル外の前記酸化膜サイド・ウォール
を取り除くための酸化膜ウェット・エッチングを行う工
程と、最終的に、前記メモリ・セル外の多結晶シリコン
を取り除くための多結晶シリコン・ウェット・エッチン
グを行う工程を含むことを特徴とする。
ト・キャパシタ型セルの製造方法は、多重の構造をもつ
キャパシタの円筒型スタックト・キャパシタ型セルの製
造方法において、酸化膜のサイド・ウォールが形成され
る度に、メモリ・セル外の前記酸化膜サイド・ウォール
を取り除くための酸化膜ウェット・エッチングを行う工
程と、最終的に、前記メモリ・セル外の多結晶シリコン
を取り除くための多結晶シリコン・ウェット・エッチン
グを行う工程を含むことを特徴とする。
【００１６】本発明の第４の態様による円筒型スタック
ト・キャパシタ型セルの製造方法は、多重の構造をもつ
キャパシタの円筒型スタックト・キャパシタ型セルの製
造方法において、酸化膜のサイド・ウォールが形成され
る度に、メモリ・セル外の前記酸化膜サイド・ウォール
を取り除くための酸化膜ウェット・エッチングを行う工
程を含むことを特徴とする。
ト・キャパシタ型セルの製造方法は、多重の構造をもつ
キャパシタの円筒型スタックト・キャパシタ型セルの製
造方法において、酸化膜のサイド・ウォールが形成され
る度に、メモリ・セル外の前記酸化膜サイド・ウォール
を取り除くための酸化膜ウェット・エッチングを行う工
程を含むことを特徴とする。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１（ａ）は、ＰＲ工程により、多結晶シ
リコンの円筒型シリンダ・キャパシタが必要な部分を、
フォト・レジスト４でマスクしたのち、酸化膜ウェット
・エッチング５で酸化膜のサイド・ウォールを取り除く
工程を示している。
リコンの円筒型シリンダ・キャパシタが必要な部分を、
フォト・レジスト４でマスクしたのち、酸化膜ウェット
・エッチング５で酸化膜のサイド・ウォールを取り除く
工程を示している。
【００１９】図１（ｂ）は、フォト・レジスト４でマス
クしたのち、多結晶シリコン・ウェット・エッチング６
で多結晶シリコンを取り除く工程を示している。
クしたのち、多結晶シリコン・ウェット・エッチング６
で多結晶シリコンを取り除く工程を示している。
【００２０】（実施例１）次に、本発明の第１の実施例
による円筒型スタックト・キャパシタ型セルの製造方法
について説明する。
による円筒型スタックト・キャパシタ型セルの製造方法
について説明する。
【００２１】図３（ｃ）に示す工程と図４（ａ）に示す
工程との間、図４（ｂ）に示す工程と図４（ｃ）に示す
工程との間の、酸化膜のサイド・ウォールが形成される
度に、図１（ａ）および図１（ｂ）で示した工程を順に
挿入することにより、不必要な多結晶シリコンの壁２を
取り除く。
工程との間、図４（ｂ）に示す工程と図４（ｃ）に示す
工程との間の、酸化膜のサイド・ウォールが形成される
度に、図１（ａ）および図１（ｂ）で示した工程を順に
挿入することにより、不必要な多結晶シリコンの壁２を
取り除く。
【００２２】（実施例２）次に、本発明の第２の実施例
による円筒型スタックト・キャパシタ型セルの製造方法
について説明する。
による円筒型スタックト・キャパシタ型セルの製造方法
について説明する。
【００２３】ここでは、ｎ重の円筒型シリンダ・キャパ
シタを形成する場合、例えば、２重の円筒型シリンダ・
キャパシタを形成する場合について説明する。
シタを形成する場合、例えば、２重の円筒型シリンダ・
キャパシタを形成する場合について説明する。
【００２４】１重目の多結晶シリコンの壁を形成する工
程においては、酸化膜のサイド・ウォールを取り除く工
程の前、従来例では、図３（ｃ）に示す工程と図４
（ａ）に示す工程との間に、図１（ａ）に示す工程を挿
入する。
程においては、酸化膜のサイド・ウォールを取り除く工
程の前、従来例では、図３（ｃ）に示す工程と図４
（ａ）に示す工程との間に、図１（ａ）に示す工程を挿
入する。
【００２５】次に、２重目の工程、従来例でいうと、図
４（ｂ）に示す工程と図４（ｃ）に示す工程との間に、
図１（ａ）および図１（ｂ）で示した工程を挿入するこ
とによって、メモリ・セル外の不要な酸化膜サイド・ウ
ォールと多結晶シリコンの壁を取り除く。
４（ｂ）に示す工程と図４（ｃ）に示す工程との間に、
図１（ａ）および図１（ｂ）で示した工程を挿入するこ
とによって、メモリ・セル外の不要な酸化膜サイド・ウ
ォールと多結晶シリコンの壁を取り除く。
【００２６】（実施例３）次に、本発明の第３の実施例
による円筒型スタックト・キャパシタ型セルの製造方法
について説明する。
による円筒型スタックト・キャパシタ型セルの製造方法
について説明する。
【００２７】図３（ｃ）に示す工程と図４（ａ）に示す
工程との間、図４（ｂ）に示す工程と図４（ｃ）に示す
工程との間の、酸化膜のサイド・ウォールが形成される
度に、図１（ａ）で示した工程を挿入することにより、
メモリ・セル外にできる多結晶シリコンのサイド・ウォ
ールをくし型ではない、単純なサイド・ウォール形状に
することにより、剥がれ難くする。
工程との間、図４（ｂ）に示す工程と図４（ｃ）に示す
工程との間の、酸化膜のサイド・ウォールが形成される
度に、図１（ａ）で示した工程を挿入することにより、
メモリ・セル外にできる多結晶シリコンのサイド・ウォ
ールをくし型ではない、単純なサイド・ウォール形状に
することにより、剥がれ難くする。
【００２８】
【発明の効果】以上の説明で明らかなように、本発明で
は、多結晶シリコンの壁を除去する工程を含んでいるの
で、例えば、円筒型シリンダ・キャパシタ形成プロセス
のような多重のサイド・ウォールを形成するプロセスを
経た場合においても、エッジの部分に形成される多結晶
シリコンの壁がないため、それがエッチング槽を汚染せ
ずにすますことができる。
は、多結晶シリコンの壁を除去する工程を含んでいるの
で、例えば、円筒型シリンダ・キャパシタ形成プロセス
のような多重のサイド・ウォールを形成するプロセスを
経た場合においても、エッジの部分に形成される多結晶
シリコンの壁がないため、それがエッチング槽を汚染せ
ずにすますことができる。
【図１】本発明の実施例で用いる工程を示す図である。
【図２】従来の多重円筒型スタックト・キャパシタ形成
プロセスを用いた場合に問題が発生する部分を示す図で
ある。
プロセスを用いた場合に問題が発生する部分を示す図で
ある。
【図３】従来の工程で、二重の円筒型スタックト・キャ
パシタ形成プロセスを用いた場合の図２（ｂ）のＡ−Ａ
´線に沿う断面を、前半の工程を順に示す図である。
パシタ形成プロセスを用いた場合の図２（ｂ）のＡ−Ａ
´線に沿う断面を、前半の工程を順に示す図である。
【図４】図３に示す工程に続く中間の工程を順に示す図
である。
である。
【図５】図４に示す工程に続く最終の工程を示す図であ
る。
る。
１ 半導体基板 ２ 多結晶シリコン膜 ３ ＣＶＤ酸化膜 ４ フォト・レジスト ５ 酸化膜ウェット・エッチング ６ 多結晶シリコン・ウェット・エッチング ７ 段差形状の山の部分 ８ 酸化膜プラズマ・エッチング ９ 多結晶シリコン・プラズマ・エッチング １０ 全面酸化膜ウェット・エッチング
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (7)
- 【請求項１】 １重の構造をもつキャパシタの円筒型ス
タックト・キャパシタ型セルの製造方法において、 メモリ・セル外に形成されたサイド・ウォールを取り除
くための多結晶シリコン・ウェット・エッチングを行う
工程を含むことを特徴とする円筒型スタックト・キャパ
シタ型セルの製造方法。 - 【請求項２】 多重の構造をもつキャパシタの円筒型ス
タックト・キャパシタ型セルの製造方法において、 酸化膜のサイド・ウォールが形成される度に、メモリ・
セル外に形成されたサイド・ウォールを取り除くための
酸化膜ウェット・エッチングおよび多結晶シリコン・ウ
ェット・エッチングを行う工程を含むことを特徴とする
円筒型スタックト・キャパシタ型セルの製造方法。 - 【請求項３】 多重の構造をもつキャパシタの円筒型ス
タックト・キャパシタ型セルの製造方法において、 酸化膜のサイド・ウォールが形成される度に、メモリ・
セル外の前記酸化膜サイド・ウォールを取り除くための
酸化膜ウェット・エッチングを行う工程と、 最終的に、前記メモリ・セル外の多結晶シリコンを取り
除くための多結晶シリコン・ウェット・エッチングを行
う工程を含むことを特徴とする円筒型スタックト・キャ
パシタ型セルの製造方法。 - 【請求項４】 多重の構造をもつキャパシタの円筒型ス
タックト・キャパシタ型セルの製造方法において、 酸化膜のサイド・ウォールが形成される度に、メモリ・
セル外の前記酸化膜サイド・ウォールを取り除くための
酸化膜ウェット・エッチングを行う工程を含むことを特
徴とする円筒型スタックト・キャパシタ型セルの製造方
法。 - 【請求項５】 段差のある半導体基板上に、第１の多結
晶シリコン膜と第１のＣＶＤ酸化膜とを順次堆積する工
程と、 酸化膜プラズマ・エッチングを行って、第１の酸化膜サ
イド・ウォールを形成する工程と、 メモリ・セルとして必要な部分をフォト・レジストでマ
スクした状態で、前記メモリ・セル外に形成された前記
第１の酸化膜サイド・ウォールを酸化膜ウェット・エッ
チングによって取り除く工程と、 前記メモリ・セルとして必要な部分を前記フォト・レジ
ストでマスクした状態で、前記メモリ・セル外に形成さ
れた前記第１の多結晶シリコン膜を多結晶シリコン・ウ
ェット・エッチングによって取り除く工程と、 第２の多結晶シリコン膜と第２のＣＶＤ酸化膜とを順次
堆積する工程と、 酸化膜プラズマ・エッチングを行って、第２の酸化膜サ
イド・ウォールを形成する工程と、 前記メモリ・セルとして必要な部分をフォト・レジスト
でマスクした状態で、前記メモリ・セル外に形成された
前記第２の酸化膜サイド・ウォールを酸化膜ウェット・
エッチングによって取り除く工程と、 前記メモリ・セルとして必要な部分を前記フォト・レジ
ストでマスクした状態で、前記メモリ・セル外に形成さ
れた前記第２の多結晶シリコン膜を多結晶シリコン・ウ
ェット・エッチングによって取り除く工程と、 下地の多結晶シリコン膜が全てエッチングされる程度
に、多結晶シリコン・プラズマ・エッチングを行う工程
と、 コアの部分及びサイド・ウォールの部分の酸化膜が全て
エッチングされるように、酸化膜エッチングを行う工程
とを含む円筒型スタックト・キャパシタ型セルの製造方
法。 - 【請求項６】 段差のある半導体基板上に、第１の多結
晶シリコン膜と第１のＣＶＤ酸化膜とを順次堆積する工
程と、 酸化膜プラズマ・エッチングを行って、第１の酸化膜サ
イド・ウォールを形成する工程と、 メモリ・セルとして必要な部分をフォト・レジストでマ
スクした状態で、前記メモリ・セル外に形成された前記
第１の酸化膜サイド・ウォールを酸化膜ウェット・エッ
チングによって取り除く工程と、 第２の多結晶シリコン膜と第２のＣＶＤ酸化膜とを順次
堆積する工程と、 酸化膜プラズマ・エッチングを行って、第２の酸化膜サ
イド・ウォールを形成する工程と、 前記メモリ・セルとして必要な部分をフォト・レジスト
でマスクした状態で、前記メモリ・セル外に形成された
前記第２の酸化膜サイド・ウォールを酸化膜ウェット・
エッチングによって取り除く工程と、 前記メモリ・セルとして必要な部分を前記フォト・レジ
ストでマスクした状態で、前記メモリ・セル外に形成さ
れた前記第１及び前記第２の多結晶シリコン膜を多結晶
シリコン・ウェット・エッチングによって取り除く工程
と、 下地の多結晶シリコン膜が全てエッチングされる程度
に、多結晶シリコン・プラズマ・エッチングを行う工程
と、 コアの部分及びサイド・ウォールの部分の酸化膜が全て
エッチングされるように、酸化膜エッチングを行う工程
とを含む円筒型スタックト・キャパシタ型セルの製造方
法。 - 【請求項７】 段差のある半導体基板上に、第１の多結
晶シリコン膜と第１のＣＶＤ酸化膜とを順次堆積する工
程と、 酸化膜プラズマ・エッチングを行って、第１の酸化膜サ
イド・ウォールを形成する工程と、 メモリ・セルとして必要な部分をフォト・レジストでマ
スクした状態で、前記メモリ・セル外に形成された前記
第１の酸化膜サイド・ウォールを酸化膜ウェット・エッ
チングによって取り除く工程と、 第２の多結晶シリコン膜と第２のＣＶＤ酸化膜とを順次
堆積する工程と、 酸化膜プラズマ・エッチングを行って、第２の酸化膜サ
イド・ウォールを形成する工程と、 前記メモリ・セルとして必要な部分をフォト・レジスト
でマスクした状態で、前記メモリ・セル外に形成された
前記第２の酸化膜サイド・ウォールを酸化膜ウェット・
エッチングによって取り除く工程と、 下地の多結晶シリコン膜が全てエッチングされる程度
に、多結晶シリコン・プラズマ・エッチングを行う工程
と、 コアの部分及びサイド・ウォールの部分の酸化膜が全て
エッチングされるように、酸化膜エッチングを行う工程
とを含む円筒型スタックト・キャパシタ型セルの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068606A JP2783268B2 (ja) | 1992-03-26 | 1992-03-26 | 円筒型スタックト・キャパシタ型セルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068606A JP2783268B2 (ja) | 1992-03-26 | 1992-03-26 | 円筒型スタックト・キャパシタ型セルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275643A JPH05275643A (ja) | 1993-10-22 |
| JP2783268B2 true JP2783268B2 (ja) | 1998-08-06 |
Family
ID=13378606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4068606A Expired - Lifetime JP2783268B2 (ja) | 1992-03-26 | 1992-03-26 | 円筒型スタックト・キャパシタ型セルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783268B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130873A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| KR100475272B1 (ko) | 2002-06-29 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
-
1992
- 1992-03-26 JP JP4068606A patent/JP2783268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275643A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980422 |