KR20010061420A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 폴리실리콘 상부의 자연 산화막을 제거할 때 발생하는 워터-마크(Water-mark)에 의해 소자간 브리지가 유발되는 문제점을 해결하기 위하여, 폴리실리콘층 형성 후 자연 산화막 제거공정을 생략하고, 폴리실리콘층과 텅스텐 실리사이드층을 질화막이나 산화막 박막 또는 스페이서 폴리실리콘층에 의해 접촉시키므로써, 자연 산화막 제거에 의한 워터-마크의 발생을 억제할 수 있어 소자간 브리지를 방지할 수 있도록 한 반도체 소자의 게이트 전극 형성방법이 개시된다.

Description

반도체 소자의 게이트 전극 형성방법{Method of forming a gate electrode in a semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 특히 폴리실리콘/금속 실리사이드 구조의 게이트 전극에서 폴리실리콘층 상부에 발생하는 워터-마크(Water-mark)에 의해 폴리실리콘 잔류물이 발생하는 것을 방지하기 위한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
반도체 소자의 고속화에 따라 게이트 전극의 저항을 저감시키기 위해 폴리실리콘층 상에 금속 실리사이드를 증착한 구조를 게이트 전극으로 사용하고 있다. 그런데, 이와 같은 게이트 전극 구조에서는 금속 실리사이드를 증착하기 전 폴리실리콘층 상에 성장된 자연 산화막을 제거하는 공정을 실시하여야 하며, 이 자연 산화막 세정 공정시 실리콘이 H2O 및 O2와 반응하여 워터-마크가 발생하게 된다. 이에 따라, 후속 게이트 전극 형성을 위한 식각 공정시 워터-마크 발생 부분의 폴리실리콘이 완전히 제거되지 않게 되어 후속 공정에서 브리지(bridge)를 유발하는 문제점이 있다, 그러면, 종래 반도체 소자의 게이트 전극 형성방법을 도 1을 참조하여 설명하기로 한다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하여 소자 분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13) 및 폴리실리콘층(14)을 순차적으로 형성한 후 폴리실리콘층(14) 상에 성장된 자연 산화막을 제거하기 위한 세정 공정을 실시하고 건조시킨다. 이후, 전체구조 상에 텅스텐 실리사이드층(15) 및 탑 산화막(16)을 순차적으로 형성하고, 게이트 마스크를 이용하여 탑 산화막(16), 텅스텐 실리사이드층(15), 폴리실리콘층(14) 및 게이트 산화막(13)을 순차적으로 식각하여 게이트 전극(17)을 혀8d성한다.
그런데, 폴리실리콘층(14) 상의 자연 산화막을 제거하기 위한 세정 공정 후의 건조 공정시, 건조 분위기 중의 산소가 물방울 속으로 용해되고, 웨이퍼와 물방울간의 계면으로 확산하여 실리콘 표면에서 산화막이 형성된다. 이와 같이 형성된 산화막이 액 중에 녹아 나와 산(H2SiO3)이 된다. 이 산(H2SiO3)은 액 중에서 확산하여 해리된 후 더욱 더 확산한다. 이처럼 물방울 내의 실리콘 산화막이 용해되어 그 농도가 높아지며, 이는 건조 후에 석출물로 남게 된다. 이를 일명 워터-마크라 한다. 이 워터-마크는 후속 게이트 식각 공정에서 원치 않는 마스크로 작용하여 게이트 전극 이외 지역의 폴리실리콘층(14)이 완전히 식각되지 않도록 하거나(A), 박막 증착 공정에서 문제를 일으키는 요인이 되어 소자의 특성을 열화시킨다.
도 1b를 참조하여, 게이트 전극(17)이 형성된 전체구조 상에 절연물질을 증착하고 전면식각하여, 게이트 전극(17) 양측부에 스페이서 절연막(18)을 형성한다. 그런데, 스페이서 절연막(18) 형성 후 식각되지 않은 폴리실리콘(A)이 노출되어 후속 공정에서 브리지를 유발하게 된다.
도 1c를 참조하여, 전체구조 상에 도전물질을 증착하고 평탄화하여 전하저장 전극(19)을 형성한다. 이때, 셀 지역의 식각되지 않은 폴리실리콘(A) 부분에서 전하저장 전극과 브리지가 유발되어 소자의 기능을 상실하게 된다.
도 2는 종래 반도체 소자의 게이트 전극 형성시 워터 마크에 의해 브리지가 발생한 상태를 나타내는 레이아웃도로서, 주변 회로 지역에서 식각되지 않은 폴리실리콘이 메탈 콘택(20)과 브리지를 유발하여 소자가 동작하지 못하게 된다.
따라서, 본 발명은 게이트 전극으로 사용되는 폴리실리콘과 텅스텐 실리사이드층을 CVD 박막으로 연결시키거나 스페이서 폴리실리콘을 연결시키므로써, 자연 산화막 제거 공정을 생략할 수 있어 폴리실리콘 잔류물에 의해 소자간 브리지가 발생하는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시 예에 따른 반도체 소자의 게이트 전극 형성방법은 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막, 폴리실리콘층 및 CVD 박막을 순차적으로 형성하고 게이트 마스크를 이용한 사진 및 식각 공정으로 상기 CVD 박막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 측벽에 스페이서 폴리머를 형성하고, 노출된 상기 CVD 박막을 제거하는 단계; 상기 스페이서 폴리머 및 포토레지스트 패턴을 제거하고, 상기 잔류하는 CVD 박막 상에 텅스텐 실리사이드층 및 탑 산화막을 순차적으로 형성하는 단계; 및 게이트 마스크를 이용한 식각 공정으로 상기 탑 산화막, 텅스텐 실리사이드층, CVD 박막, 폴리실리콘층 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 제 2 실시 예에 따른 반도체 소자의 게이트 전극 형성방법은 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 제 1 폴리실리콘층을 순차적으로 형성하고, 상기 제 1 폴리실리콘층 상부에 자연 산화막이 존재하는 상태에서 전체구조 상에 텅스텐 실리사이드층을 형성하는 단계; 게이트 마스크를 이용한 사진 및 식각 공정으로 상기 텅스텐 실리사이드층, 자연산화막, 제 1 폴리실리콘층 및 게이트 산화막을 순차적으로 식각하여 게이트 전극 패턴을 형성하는 단계; 및 전체구조 상에 제 2 폴리실리콘층을 형성하고 전면식각하여 상기 게이트 전극 패턴 양측부에 스페이서 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2는 종래 반도체 소자의 게이트 전극 형성시 워터 마크에 의해 브리지가 발생한 상태를 나타내는 레이아웃도.
도 3a 내지 3e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 4a 내지 4c는 본 발명의 제 2 실시 예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 산화막 14 : 폴리실리콘층
15 : 텅스텐 실리사이드층 16 : 탑 산화막
17 : 게이트 전극 18 : 스페이서 절연막
19 : 전하저장 전극 20 : 메탈 콘택
30, 48 : 게이트 전극 31, 41 : 반도체 기판
32, 42 : 소자 분리막 33, 43 : 게이트 산화막
34 : 폴리실리콘층 35 : CVD 박막
36 : 포토레지스트 패턴 37 : 스페이서 폴리머
38, 46 : 텅스텐 실리사이드층 39 : 탑 산화막
40 : 스페이서 절연막 44 : 제 1 폴리실리콘층
45 : 자연 산화막 47 : 스페이서 폴리실리콘층
49 : 제 1 층간 절연막 50 : 비트라인
51 : 제 2 층간 절연막 52 : 전하저장 전극
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3a 내지 3e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하여, 소자 분리막(32)이 형성된 반도체 기판(31) 상에 게이트 산화막(33), 폴리실리콘층(34) 및 CVD 박막(35)을 순차적으로 형성하고 게이트 마스크를 이용한 사진 및 식각 공정으로 포토레지스트 패턴(36)을 형성한다. 도시된 포토레지스트 패턴(36)은 네거티브 타입의 포토레지스트막을 이용하여 형성한 패턴이다. 여기에서, CVD 박막(35)은 질화막 또는 산화막을 이용하여 형성한다. 또한, CVD 박막(35) 형성 공정은 생략하는 것도 가능하다.
도 3b를 참조하여, 포토레지스트 패턴(36) 측벽에 스페이서 폴리머(37)를 형성하고, 도 3c에 도시된 바와 같이 노출된 CVD 박막(35)을 건식 식각 공정에 의해 제거한다.
도 3d를 참조하여, 스페이서 폴리머(37) 및 포토레지스트 패턴(36)을 제거하고, 패터닝된 CVD 박막(35) 상에 텅스텐 실리사이드층(38) 및 탑 산화막(39)을 순차적으로 형성한다.
도 3e를 참조하여, 게이트 마스크를 이용한 식각 공정으로 탑 산화막(39), 텅스텐 실리사이드층(38), CVD 박막(35), 폴리실리콘층(34) 및 게이트 산화막(33)을 식각하여 게이트 전극(30)을 형성한다. 이후, 전체구조 상에 절연물질을 증착하고 전면 식각 공정을 실시하여 게이트 전극(30) 양측벽에 스페이서 절연막(40)을 형성한다.
이와 같이 본 발명의 제 1 실시 예에서는 폴리실리콘층 형성 후 습식 식각을 실시하지 않고 질화막 또는 산화막 계열의 물질을 CVD 방법으로 증착하기 때문에, 워터-마크의 발생을 유발하는 자연 산화막 세정 공정을 생략하면서도 폴리실리콘층과 텅스텐 실리사이드층과의 접합 특성을 향상시킬 수 있다.
도 4a 내지 4d는 본 발명의 제 2 실시 예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 4a를 참조하여, 소자 분리막(42)이 형성된 반도체 기판(41) 상에 게이트 산화막(43) 및 제 1 폴리실리콘층(44)을 순차적으로 형성한다. 이때, 제 1 폴리실리콘층(44) 상부에는 자연 산화막(45)이 성장되게 된다. 이후, 자연 산화막(45)이 존재하는 상태에서 전체구조 상에 텅스텐 실리사이드층(46)을 형성한다. 여기에서, 자연 산화막(45)이 존재하는 상태에서 텅스텐 실리사이드층(46)을 형성하기 전, 질화막 및 산화막 중 어느 하나를 형성하는 단계를 실시하는 것도 가능하다.
도 4b를 참조하여, 게이트 마스크를 이용한 사진 및 식각 공정으로 텅스텐 실리사이드층(46), 자연 산화막(45), 제 1 폴리실리콘층(44) 및 게이트 산화막(43)을 순차적으로 식각하여 패터닝하고, 전체구조 상에 제 2 폴리실리콘층(47A)을 형성한다.
도 4c를 참조하여, 전면 식각 공정으로 제 2 폴리실리콘층(47A)을 식각하여 제 게이트 전극 패턴 양측부에 스페이서 폴리실리콘층(47)을 형성하며, 이로 인하여 게이트 전극(48)이 완성되게 된다.
이상의 실시 예에서는 자연 산화막 제거에 따른 워터-마크의 발생을 방지하기 위해, 자연 산화막이 존재하는 상태에서 게이트 전극 패턴을 형성하고, 게이트 전극 패턴 양측부에 스페이서 폴리실리콘을 형성한다. 이 스페이서 폴리실리콘층에 의해 자연 산화막 하부의 폴리실리콘과 상부의 텅스텐 실리사이드층이 접합되게 되어 소자가 정상적으로 동작할 수 있게 된다.
상술한 바와 같이, 본 발명에 의하면 폴리실리콘을 이용한 게이트 전극 형성시 폴리실리콘층 상부에 성장되는 자연 산화막 제거 공정을 생략하므로써, 자연 산화막 제거 공정시 발생하는 워터-마크(Water-mark)에 의한 소자간 브리지 현상을 억제할 수 있어, 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막, 폴리실리콘층 및 CVD 박막을 순차적으로 형성하고 게이트 마스크를 이용한 사진 및 식각 공정으로 상기 CVD 박막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 측벽에 스페이서 폴리머를 형성하고, 노출된 상기 CVD 박막을 제거하는 단계;
    상기 스페이서 폴리머 및 포토레지스트 패턴을 제거하고, 상기 잔류하는 CVD 박막 상에 텅스텐 실리사이드층 및 탑 산화막을 순차적으로 형성하는 단계; 및
    게이트 마스크를 이용한 식각 공정으로 상기 탑 산화막, 텅스텐 실리사이드층, CVD 박막, 폴리실리콘층 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 CVD 박막은 질화막 또는 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항에 있어서,
    상기 폴리실리콘층 상에 CVD 박막을 형성하지 않고 직접 포토레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 제 1 폴리실리콘층을 순차적으로 형성하고, 상기 제 1 폴리실리콘층 상부에 자연 산화막이 존재하는 상태에서 전체구조 상에 텅스텐 실리사이드층을 형성하는 단계;
    게이트 마스크를 이용한 사진 및 식각 공정으로 상기 텅스텐 실리사이드층, 자연 산화막, 제 1 폴리실리콘층 및 게이트 산화막을 순차적으로 식각하여 게이트 전극 패턴을 형성하는 단계; 및
    전체구조 상에 제 2 폴리실리콘층을 형성하고 전면식각하여 상기 게이트 전극 패턴 양측부에 스페이서 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 4 항에 있어서,
    상기 텅스텐 실리사이드층을 형성하기 전, 질화막 및 산화막 중 어느 하나를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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CN103824763A (zh) * 2012-11-19 2014-05-28 上海华虹宏力半导体制造有限公司 改善自对准接触孔的硅化钨双栅极边缘粗糙度的方法

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