KR100551336B1 - 반도체 소자의 살리사이드 형성 방법 - Google Patents

Abstract

본 발명은 살리사이드 형성을 위한 살리사이드 억제막을 사용하지 않음으로서 공정 간소화를 실현할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 원하지 않은 영역에서 살리사이드가 형성되는 것을 차단하기 위해 살리사이드 억제막을 이용하는 종래 방식과는 달리, 살리사이드 억제막을 형성함이 없이 반도체 기판 상에 살리사이드 물질을 형성한 후 패터닝 공정으로 일부의 살리사이드 물질을 제거하는 방식으로 원하는 임의의 살리사이드 패턴을 직접 형성하며, 이후 열처리 공정을 통해 잔류하는 살리사이드 패턴을 살리사이드화 함으로써, 반도체 기판 상에 살리사이드를 선택적으로 형성하기 때문에, 살리사이드 형성 공정을 대폭적으로 간소화할 수 있으며, 또한 공정 간소화로 인한 생산성 향상을 통해 반도체 소자 제품의 원가절감을 실현할 수 있는 것이다.

Description

반도체 소자의 살리사이드 형성 방법{METHOD FOR FORMING SALICIDE OF SEMICONDUCTOR DEVICE}

도 1a 내지 1c는 본 발명의 바람직한 실시 예에 따라 반도체 기판 상에 살리사이드를 형성하는 과정을 도시한 공정 순서도,

도 2a 내지 2e는 종래 방법에 따라 반도체 기판 상에 살리사이드를 형성하는 과정을 도시한 공정 순서도.

<도면의 주요부분에 대한 부호의 설명>

102 : 활성 영역 104 : 살리사이드

104' : 살리사이드 물질 104" : 살리사이드 패턴

106 : 식각 마스크

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 접촉 저항, 시트 저항 등을 낮추어 제품의 신호 속도를 개선하는 살리사이드를 형성하는데 적합한 반도체 소자의 살리사이드 형성 방법에 관한 것이다.

일반적으로, 반도체 소자 제품의 신호 속도를 맞추기 위한 방법으로 살리사 이드 영역을 선택적으로 형성하는 경우, 예를 들어 0.25㎛급 이하의 로직 코어 영역의 트랜지스터는 살리사이드 공정을 적용하고 있으나, ESD용 보호회로가 필요한 입출력 단자 영역에서는 넌 살리사이드 공정을 필요로 하는 경우가 많다.

이 경우에 있어서, 넌 살리사이드 영역은 소오스/드레인 콘택과 게이트 사이의 확산층에만 형성되도록 하고, 나머지 확산층 영역(콘택 영역)과 게이트 전극 위에는 저항(확산층 영역에서의 접촉 저항과 게이트에서의 시트 저항)을 낮추기 위하여 살리사이드를 형성하는 것이 일반적이다.

또한, 플랫셀 타입의 마스크 롬이나 EEPROM 계열의 비휘발성 소자들 중에는 게이트 형성 공정 이전에 메모리 셀 영역에서의 소오스/드레인 층으로 BN+(Buried N+) 확산층을 사용하는 기법들이 많다. 또한, 메모리와 로직 공정을 한 개의 칩 내에 구현하는 SOC화 추세에서는 이러한 비휘발성 소자들이 살리사이드 공정을 기본으로 하는 로직 공정의 토대 위에 구현되고 있는 실정이다.

도 2a 내지 2e는 종래 방법에 따라 반도체 기판 상에 살리사이드를 형성하는 과정을 도시한 공정 순서도이다.

도 2a를 참조하면, 반도체 소자의 활성 영역(202) 상에 실리콘 산화막(SiO₂), 실리콘 질화막(SiN) 등으로 된 살리사이드 억제 물질(204')을 형성하고, 포토 공정을 수행하여 살리사이드 억제 물질(204')의 상부에 임의의 패턴을 갖는 식각 마스크(206)를 형성한다. 여기에서, 활성 영역(202)은 비록 도면에서의 상세한 도시는 생략되었으나, 예를 들면 게이트 전극, 측벽 스페이서, 소오스/드레인 확산층 등이 형성된 영역을 의미한다.

다음에, 식각 마스크(206)를 식각 장벽층으로 하는 식각 공정을 수행하여 살리사이드 억제 물질(204')의 일부를 선택적으로 제거함으로서 활성 영역(202)의 상부 일부(즉, 후술하는 공정을 통해 살리사이드가 형성될 영역)를 노출시키고, 이어 잔류하는 식각 마스크(206)를 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이, 활성 영역(202)의 상부에 임의의 패턴을 갖는 살리사이드 억제막(204)을 형성한다. 여기에서, 마스크를 이용한 살리사이드 억제 물질의 식각은 건식 식각 또는 습식 식각을 이용할 수 있는데, 건식 식각의 경우 플라즈마에 의한 손상 문제가 발생할 수 있고, 습식 식각의 경우 패턴 불량 등의 문제가 발생할 수 있다.

다시, 증착 공정을 수행함으로써, 일 예로서 도 2c에 도시된 바와 같이, 반도체 기판의 전면에 걸쳐 박막의 살리사이드 물질(208')을 형성한다. 여기에서, 살리사이드 물질(208')로는, 예를 들면 티타늄(Ti), 코발트(Co) 등의 물질을 사용할 수 있다.

이어서, 급속 열처리 공정, 예를 들면 수백 ℃의 온도 조건과 수초 내지 수십초의 시간 조건에서 급속 열처리 공정을 수행함으로써, 일 예로서 도 2d에 도시된 바와 같이, 살리사이드 물질(208')의 일부를 살리사이드화, 즉 살리사이드 물질과 활성 영역(202)의 실리콘을 화학 반응시켜 살리사이드화시킨다. 즉, 참조번호 208a로 표시된 부분은 하부에 형성된 살리사이드 억제막(204)으로 인해 살리사이드화되지 않는 영역이고, 참조번호 208b로 표시된 부분은 하부의 실리콘과 살리사이드 물질이 화학 반응을 일으켜 살리사이드화된 영역이다.

마지막으로, 넌살리사이드 영역, 즉 살리사이드 억제막(204) 상에 있는 살리사이드 물질(208')을 제거하고, 다시 살리사이드 억제막(204)을 제거함으로써, 일 예로서 도 2e에 도시된 바와 같이, 활성 영역(202)의 소정 부분에 살리사이드(208)를 형성한다.

그러나, 상술한 바와 같은 제조 공정으로 살리사이드를 형성하는 종래 방법은 마스크 형성을 위한 포토 공정 → 살리사이드 억제막 형성을 위한 식각 공정 → 살리사이드 물질 형성 공정 → 열처리 공정 → 넌살리사이드 제거 공정 → 살리사이드 억제막 제거 공정 등과 같이 복잡한 공정을 거쳐야만 하는 문제가 있으며, 이러한 문제는 결국 많은 공정에 기인하는 불량 발생으로 인한 제품의 생산성 저하 및 제조 원가의 상승 요인이 되고 있다.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 살리사이드 형성을 위한 살리사이드 억제막을 사용하지 않음으로서 공정 간소화를 실현할 수 있는 반도체 소자의 살리사이드 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 살리사이드를 형성하는 방법에 있어서, 내부에 로직 디바이스가 형성된 활성 영역 상의 전면에 살리사이드 물질을 형성하는 과정과, 상기 포토 공정을 통해 상기 살리사이드 물질 상에 임의의 패턴을 갖는 식각 마스크를 형성하는 과정과, 상기 식각 마스크를 식각 장벽층으로 이용하는 식각 공정을 수행하여 상기 살리사이드 물질의 일부를 선택적으로 제거함으로써, 살리사이드 패턴을 형성하는 과정과, 열처리 공정을 수행하여 상기 살리사이드 패턴을 살리사이드화함으로써 상기 활성 영역 상에 살리사이드를 선택적으로 형성하는 과정을 포함하는 반도체 소자의 살리사이드 형성 방법을 제공한다.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.

본 발명의 핵심 기술요지는, 원하지 않은 영역에서 살리사이드가 형성되는 것을 차단하기 위해 살리사이드 억제막을 이용하는 전술한 종래 방식과는 달리, 살리사이드 억제막을 형성함이 없이 반도체 기판 상에 살리사이드 물질을 형성한 후 패터닝 공정으로 일부의 살리사이드 물질을 제거하는 방식으로 원하는 임의의 살리사이드 패턴을 직접 형성하며, 이후 열처리 공정을 통해 잔류하는 살리사이드 패턴을 살리사이드화 함으로써 반도체 기판 상에 살리사이드를 선택적으로 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.

도 1a 내지 1c는 본 발명의 바람직한 실시 예에 따라 반도체 기판 상에 살리 사이드를 형성하는 과정을 도시한 공정 순서도이다.

도 1a를 참조하면, 먼저 증착 공정을 수행하여 반도체 소자의 활성 영역(102) 상에, 예를 들면 티타늄(Ti), 코발트(Co) 등의 살리사이드 물질(104')을 형성하고, 다시 포토레지스트 도포, 노광 및 현상 공정 등의 포토 공정을 수행함으로써 살리사이드 물질(104') 상에 임의의 패턴을 갖는 식각 마스크(106)를 형성한다. 여기에서, 활성 영역(102)은 비록 도면에서의 상세한 도시는 생략되었으나, 예를 들면 게이트 전극, 측벽 스페이서, 소오스/드레인 확산층 등이 형성된 영역을 의미한다.

다음에, 식각 마스크(106)를 식각 장벽층으로 하여 케미칼을 이용하는 식각 공정을 수행하여 살리사이드 물질(104')의 일부(넌살리사이드 영역)를 제거함으로서 활성 영역(102)의 상부 일부를 노출시키고, 이후 잔류하는 식각 마스크(106)를 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 활성 영역(102) 상에 임의의 패턴을 갖는 살리사이트 패턴(104")을 형성한다.

이어서, 급속 열처리 공정, 예를 들면 수백 ℃의 온도 조건과 수초 내지 수십초의 시간 조건에서 급속 열처리 공정을 수행함으로써, 일 예로서 도 1c에 도시된 바와 같이, 활성 영역(102) 상에 잔류하는 살리사이드 패턴(104")을 살리사이드화, 즉 살리사이드 물질과 활성 영역(102)의 실리콘을 화학 반응시켜 살리사이드화 시킴으로서 살리사이드(104)의 형성을 완성한다.

즉, 본 발명에서는, 종래 방식에서와 같이 살리사이드 억제막을 이용하지 않을 뿐만 아니라, 열처리 공정으로 원하는 영역에 있는 살리사이드 물질을 살리사이 드화한 후에 넌살리사이드 영역에 있는 살리사이드 물질을 선택적으로 제거하는 전술한 종래 방식과는 달리, 열처리 공정으로 살리사이드 물질을 선택적으로 살리사이드화하기 전에 먼저 패터닝 공정(식각 공정)을 수행하여 넌살리사이드 영역(살리사이드가 형성되지 않아야 할 영역)에 있는 살리사이드 물질을 제거한다.

따라서, 본 발명은, 전술한 종래 방법에서와 같이, 살리사이드 억제막을 형성할 필요가 없으며, 원하는 영역의 살리사이드 물질을 살리사이드화한 후에 넌 살리사이드 영역에 있는 살리사이드 물질을 제거하고, 살리사이드 억제막을 제거할 필요가 없기 때문에, 살리사이드의 형성 공정을 대폭적으로 간소화할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 원하지 않은 영역에서 살리사이드가 형성되는 것을 차단하기 위해 살리사이드 억제막을 이용하는 전술한 종래 방식과는 달리, 살리사이드 억제막을 형성함이 없이 반도체 기판 상에 살리사이드 물질을 형성한 후 패터닝 공정으로 일부의 살리사이드 물질을 제거하는 방식으로 원하는 임의의 살리사이드 패턴을 직접 형성하며, 이후 열처리 공정을 통해 잔류하는 살리사이드 패턴을 살리사이드화 함으로써 반도체 기판 상에 살리사이드를 선택적으로 형성하기 때문에, 살리사이드 형성 공정을 대폭적으로 간소화할 수 있으며, 또한 공정 간소화로 인한 생산성 향상을 통해 반도체 소자 제품의 원가절감을 실현할 수 있다.

Claims (1)

1. 반도체 기판 상에 살리사이드를 형성하는 방법에 있어서,

   내부에 로직 디바이스가 형성된 활성 영역 상의 전면에 살리사이드 물질을 형성하는 과정과,

   포토 공정을 통해 상기 살리사이드 물질 상에 임의의 패턴을 갖는 식각 마스크를 형성하는 과정과,

   상기 식각 마스크를 식각 장벽층으로 이용하는 식각 공정을 수행하여 상기 살리사이드 물질의 일부를 선택적으로 제거함으로써, 살리사이드 패턴을 형성하는 과정과,

   열처리 공정을 수행하여 상기 살리사이드 패턴을 살리사이드화함으로써 상기 활성 영역 상에 살리사이드를 선택적으로 형성하는 과정

   을 포함하는 반도체 소자의 살리사이드 형성 방법.

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