JP2009088517A - 積層型チップキャパシタ及び積層型チップキャパシタの容量調節方法 - Google Patents

Abstract

【課題】使用条件によって求められる静電容量を、使用者が直接選択できる積層型チップキャパシタを提供する。
【解決手段】容量調節型積層型チップキャパシタ１０は複数の誘電体層が積層されて形成されたキャパシタ本体１１を含む。複数対の第１及び第２内部電極は上記キャパシタ本体内で上記誘電体層を介して相違する極性の内部電極が相互対向するよう交互に配置される。複数対の第１及び第２外部電極１８ａ，１８ｂ，１９ａ，１９ｂは上記第１及び第２内部電極に連結されるよう上記キャパシタ本体の表面に形成される。上記第１及び第２内部電極は少なくとも一対の第１及び第２内部電極を有する複数のグループに分けられ、上記各グループの第１及び第２内部電極は相違する対の第１及び第２外部電極にそれぞれ連結される。これにより、外部電源ラインに連結される第１及び第２外部電極の選択によって少なくとも異なる２個の容量値を有することが出来る。
【選択図】図１

Description

本発明は積層型チップキャパシタに関するもので、特に、使用者により容量調節が可能な積層型チップキャパシタと、上記積層型チップキャパシタの使用方法であって、上記容量調節型積層型チップキャパシタを用いた容量調節方法に関する。

一般的に、積層型チップキャパシタ（ＭＬＣＣ）は複数の誘電体層の間に異なる極性の内部電極が交互に積層された構造を有する。このようなＭＬＣＣは小型化が可能でありながら高容量が保障され、実装が容易であるという長所により様々な電子装置の部品として広く使われる。

このような積層型チップキャパシタは供給者が国際的に定められたサイズ及び容量規格を目標として内部電極の層数及び誘電体層の材料及び厚さなどの設計条件に従って製造し使用者に供給する。

従って、使用者は使用環境に合う特定の容量を有する積層型チップキャパシタを選択して使用しなければならない。一般的に１個の電子装置にも様々な静電容量を有する積層型チップキャパシタが求められ、使用者はそれぞれの容量による積層型キャパシタを別途に購入しなければならず、組み立て工程で多様な積層型チップキャパシタを区分して実装しなければならないという厄介さがある。また、提供されるキャパシタの容量が必要とするキャパシタの容量と正確に一致しない場合があり、このような場合、必要とするキャパシタの容量に最も近い容量を有したキャパシタを使用することとなり、これは電子装置の性能を低下させる原因となり得る。

本発明は上記の問題点を克服するためのもので、その目的は、複数の静電容量を有することができ、上記複数の静電容量の条件において使用条件によって求められる静電容量を、使用者が直接選択できる単一構造を有する積層型チップキャパシタを提供することにある。

上記の技術的課題を実現すべく、本発明の一側面は、複数の誘電体層が積層されて形成されたキャパシタ本体と、上記キャパシタ本体内で上記誘電体層を介して相違する極性の内部電極が相互対向するよう交互に配置された複数対の第１及び第２内部電極と、上記キャパシタ本体の表面に形成された複数対の第１及び第２外部電極とを含み、上記第１及び第２内部電極は少なくとも一対の第１及び第２内部電極を有する複数のグループに分けられ、上記各グループの第１及び第２内部電極は相違する対の第１及び第２外部電極にそれぞれ連結され、これにより外部電源ラインに連結される第１及び第２外部電極の選択によって少なくとも異なる２個の容量値を有することが出来ることを特徴とする容量調節型積層型チップキャパシタを提供する。

好ましく、相違する２個の容量値のための設計をより容易に実現するため、上記第１及び第２内部電極は同じグループ同士に相互隣接するよう積層されることが出来る。

特定の実施形態において、上記各グループに属する第１及び第２内部電極対の数は相違することが出来る。また、上記各グループに属する第１及び第２内部電極は同じ極性を有する一つの外部電極のみに連結されることが出来る。

上記第１及び第２外部電極は、上記キャパシタ本体の対向する両側面に形成されることが出来る。

本発明の他の側面は、上記積層型チップキャパシタの使用方法としての容量調節方法を提供する。

上記積層型チップキャパシタの容量調節方法は、全体層を介して交互に積層された第１及び第２内部電極を含み、上記第１及び第２内部電極がそれぞれ少なくとも一対の第１及び第２内部電極を有する複数のグループに分けられ、上記各グループの第１及び第２内部電極が相違する対の第１及び第２外部電極にそれぞれ連結される構造を有することにより、外部電源ラインに連結される第１及び第２外部電極の選択によって少なくとも異なる２個の容量値を有することが出来る容量調節型積層型チップキャパシタを提供する段階と、上記少なくとも異なる２個の容量値のうち所望の容量値に該当する第１及び第２外部電極を選択する段階と、上記選択された第１及び第２外部電極を印刷回路基板に備えられた電源ラインに連結されるよう上記印刷回路基板に上記積層型チップキャパシタを実装する段階とを含む。

好ましく、上記印刷回路基板に上記積層型チップキャパシタを実装する段階は、上記複数の第１及び第２外部電極にそれぞれ対応する複数の第１及び第２マウンティングパッドと第１及び第２電源ラインを備え、上記第１及び第２電源ラインはそれぞれ上記複数の第１及び第２マウンティングパッドのうち選択された第１及び第２外部電極に対応する第１及び第２マウンティングパッドのみに連結された印刷回路基板を設ける段階と、上記積層型チップキャパシタの第１及び第２外部電極をそれぞれ上記複数の第１及び第２マウンティングパッドに連結する段階とを含む。

特定の実施形態において、上記少なくとも異なる２個の容量値のうち所望の容量値に該当する第１及び第２外部電極を選択する段階は、全体の内部電極が活性化するときの容量より低い容量を選択するため、上記複数の第１及び第２外部電極の少なくとも一つの外部電極を除いた第１及び第２外部電極を選択する段階であることが出来る。

本発明によると、積層型チップキャパシタの実装時に、外部の電源ラインに連結される外部電極の選択によってキャパシタの静電容量を変更することが出来る。このように、製造業者の側では多様な静電容量を有する積層型チップキャパシタを単一構造のチップで提供することができ、使用者は必要とする静電容量によって種々の積層型チップキャパシタを別途に購入することなく、外部電極と電源ラインの連結だけで所望の静電容量を容易に決定することが出来る。

添付の図面を参照に、本発明の様々な実施形態をより具体的に説明する。

図１は、本発明の第１実施形態による積層型キャパシタの斜視図である。
図１を参照すると、本実施形態による積層型キャパシタ１０は、複数の誘電体層（図２の１１'）が積層されて形成されたキャパシタ本体１１を含む。

本実施形態において、上記積層型キャパシタ１０は、対向する両側面に相互電気的に分離されたそれぞれ２個の第１及び第２外部電極１８ａ、１８ｂ、１９ａ、１９ｂを有する。上記第１及び第２外部電極１８ａ、１８ｂ、１９ａ、１９ｂは極性別に対向する両辺に分けられ配置された形態に例示されているが、これとは異なって直接等価直列抵抗（ＥＳＬ）を低減させるため隣接した外部電極が反対の極性を有するよう配列されることも出来る。

図１に図示された積層型キャパシタ１０は、図２に図示された第１及び第２内部電極１２ａ、１２ｂ、１３ａ、１３ｂを有することが出来る。

上記複数の第１及び第２内部電極１２ａ、１２ｂ、１３ａ、１３ｂは、各誘電体層１１'を介して相違する極性の内部電極１２ａ、１２ｂ、１３ａ、１３ｂが交互に配列される。

図２に図示された第１及び第２内部電極１２ａ、１２ｂ、１３ａ、１３ｂはそれぞれ一つずつ代表として例示したが、実際に適用される形態では各グループＡ１、Ａ２、Ｂ１、Ｂ２の内部電極は複数であることも出来るということを当業者であれば容易に分かる。

上記第１内部電極１２ａ、１２ｂはグループ別（Ａ１、Ｂ１）に異なる一つの第１外部電極１８ａ、１８ｂにそれぞれ連結される。これと類似に上記第２内部電極１３ａ、１３ｂもグループ別（Ａ２、Ｂ２）に異なる一つの第２外部電極１９ａ、１９ｂにそれぞれ連結される。

このように、各グループの第１及び第２内部電極１２ａ、１２ｂ、１３ａ、１３ｂは、一つのリードＬ１、Ｌ２、Ｌ３、Ｌ４を通して相違する一つの外部電極１８ａ、１８ｂ、１９ａ、１９ｂに連結されることが出来る。

このような連結構造では、全ての第１及び第２外部電極を電源ラインと連結する場合に、全体の内部電極が全て活性化して特定の静電容量値（最大値）を表すことが出来る。

これに対して、第１及び第２外部電極の少なくとも一つを連結しない場合には、その少なくとも一つの外部電極と連結されない内部電極は活性化しないため、それによって異なる静電容量値を有することが出来る。即ち、特定の一部の第１及び第２外部電極のみ選択して電源ラインと連結する場合には、その第１及び第２外部電極に連結されたグループの第１及び第２内部電極のみ活性化するため、それに該当する異なる静電容量値（外部電極全てを連結したときより低い静電容量値）を表す。

図３Ａ乃至図３Ｄは、本発明の第１実施形態による積層型チップキャパシタにおいて静電容量値を調整する方法を説明するための概略図である。

図３Ａを参照すると、図１に図示された積層型チップキャパシタ１０が搭載された印刷回路基板２１が図示されている。

上記積層型チップキャパシタ１０の第１及び第２外部電極１８ａ、１８ｂ、１９ａ、１９ｂは、対応する領域に４個のマウンティングパッド２２ａ、２２ｂ、２３ａ、２３ｂが備えられる。上記４個のマウンティングパッド２２ａ、２２ｂ、２３ａ、２３ｂには上記第１及び第２外部電極１８ａ、１８ｂ、１９ａ、１９ｂがそれぞれソルダリング連結される。

本実施形態において、電源ラインと外部電極の連結は電源ラインとマウンティングパッドが連結されたか否かによって決められる。即ち、積層型チップキャパシタの全ての外部電極をマウンティングパッドとソルダリング連結するが、各マウンティングパッドに電源ラインを選択的に連結することにより、各外部電極の少なくとも一部のみを実質的な外部端子にして活用する方案を使用することが出来る。

このような連結方案によると、４個のマウンティングパッドとのソルダリングを通して積層型チップキャパシタの安定した支持を図るとともに、所望の外部電極のみ選択的に電源ラインと連結させることが出来る。

図３Ａに図示された通り、上記基板２１の第１及び第２電源ライン２４、２５が４個のマウンティングパッド２２ａ、２２ｂ、２３ａ、２３ｂそれぞれに連結される。従って、上記第１及び第２外部電極１８ａ、１８ｂ、１９ａ、１９ｂに連結された全てのグループＡ１、Ａ２、Ｂ１、Ｂ２の内部電極が活性化して該当積層型チップキャパシタが具現できる最も大きい静電容量値を表すことが出来る。

これとは異なって、図３Ｂに図示された通り、上記基板３１の第１及び第２電源ライン３４、３５は、それぞれ２個の第１及び第２マウンティングパッド３２ａ、３２ｂ、３３ａ、３３ｂのうち一つの第１及び第２マウンティングパッド３２ａ、３３ａのみに連結される。

この場合には、それぞれ一つの第１及び第２外部電極１８ｂ、１９ｂが電源ラインと連結されないため、この第１及び第２外部電極１８ｂ、１９ｂに関連する（Ｂ１）グループの第１内部電極１２ｂと（Ｂ２）グループの第２内部電極１３ｂは活性化しないため、静電容量に寄与できない。

従って、図３Ａに比べて、電源ラインと連結されない内部電極に関する要素だけ静電容量値は減少する。

電源ラインと連結される各極性の外部電極の数が同一であっても、他の外部電極を選択する場合には、異なる静電容量値を得ることが出来る。このような連結例は図３Ｃに図示されている。

図３Ｃに図示された通り、上記基板４１の第１及び第２電源ライン４４、４５は、それぞれ２個の第１及び第２マウンティングパッド４２ａ、４２ｂ、４３ａ、４３ｂのうち一つの第１及び第２マウンティングパッド４２ａ、４３ｂのみに連結される。

このように、電源ラインと連結された第１及び第２外部電極の数は図３Ｂと同一であるが、図３Ｂで選択された第１及び第２外部電極のうち一つ１９ａを他の外部電極１９ｂに変えて電源ライン４５と連結するため、静電容量が変動することが出来る。これは活性化する内部電極の位置が変わることができ、各グループ別に内部電極の数が異なることがあるためである。

また、図３Ｄに図示された基板５１では、第１電源ライン５４は２個の第１マウンティングパッド５２ａ、５２ｂに連結され、第２電源ライン５５は１個のマウンティングパッド５３ａのみに連結される。

従って、特定の第２外部電極１９ｂに連結された第２内部電極１３ｂのみ活性化されず、残り全ての内部電極１２ａ、１２ｂ、１３ａは活性化して静電容量に寄与することが出来る。結果として、図３Ｄの形態は、概略的に図３Ａの形態による静電容量より低く、図３Ｂ及び図３Ｃの形態による静電容量より高い静電容量を期待することが出来る。

このように、各外部電極の連結状態によって、本実施形態による積層型チップキャパシタは異なる静電容量を有することが出来る。また、外部電極と電源ラインの連結によって決定される複数の静電容量を主に使用される静電容量になるよう、内部電極の積層順番及び数などを適切に設計することにより、異なる容量値を有する種々の積層型チップキャパシタを一つのチップに代替できるという効果がある。

先に説明した通り、本実施形態による静電容量値は、内部電極の面積、誘電体層の材料及び厚さなどの多様な設計事項によって設定され得るが、各静電容量をより簡単に具現するため、他の条件よりは各グループの内部電極の層数と積層順番を変更して設計することが好ましい。

より具体的に、特定の静電容量を有するよう具現する方法は、内部電極の積層順番によって多少異なる傾向を示し、下記の計算式に基づいて適した容量を有するキャパシタを設計することが出来る。

下記の計算式に関する事項は、各グループの内部電極が同じ面積を有し、その間の誘電体層の材料及び厚さも同一であるということを前提とする。

図２に図示された第１及び第２内部電極において、Ａ１−Ｂ１−Ａ２−Ｂ２−Ａ１−Ｂ１−Ａ２−Ｂ２...の順に積層する場合に、表１のような計算式で定義される容量値を期待することが出来る。

本配列は第１内部電極の一グループと第２内部電極の一グループのそれぞれが一対を構成する際に、各グループの第１及び第２内部電極が交互に積層された形態と理解することが出来る。

各グループの第１及び第２内部電極が繰り返される回数をＮとし、隣接した第１及び第２内部電極の単位容量をＣ１としたとき、

表１に表した計算式に基づいて適切な積層順番及び数を選択することにより、所望の容量値を有する積層型チップキャパシタを設計することが出来る。

これとは異なって、図２に図示された第１及び第２内部電極において、Ａ１−Ｂ１−Ａ１−Ｂ１−...−Ａ２−Ｂ２−Ａ２−Ｂ２−Ａ２−Ｂ２...の順に積層する場合、表２のような計算式で定義される容量値を期待することが出来る。

本配列は第１内部電極の一グループと第２内部電極の一グループのそれぞれが一対を構成するとき、一対に該当するグループの第１及び第２内部電極が連続して積層され、他の対に該当するグループの第１及び第２内部電極がその上に連続して積層されたものと理解できる。

（Ａ１）グループの第１内部電極と（Ｂ１）グループの第２内部電極が繰り返される回数をＸとし、（Ａ２）グループの第１内部電極と（Ｂ２）グループの第２内部電極が繰り返される回数をＹとし、隣接した第１及び第２内部電極の単位容量をＣ１としたとき、

表２に表した計算式に基づいて適切な積層順番及び数を選択することにより、所望の容量値を有する積層型チップキャパシタを設けることが出来る。

このように、特定のグループの順に連続して積層されるときは、静電容量の計算式が簡単に表されることが出来る。従って、容量値を具現するための設計が簡単であるという長所がある。

例えば、さらに選択され得る静電容量値を、全ての外部電極を電源ラインと連結する際に得られた静電容量（最大静電容量）の９０％に設計する場合に、Ｘの数をＹ層数の９倍に設定すれば得られる。このような積層順には、選択可能な複数の静電容量を有する積層型チップキャパシタを容易に設計することが出来る。

図４は、本発明の第２実施形態による４端子積層型キャパシタ構造の他の例を表す。本実施形態は上記第１実施形態とは外部電極の位置が異なる４端子積層型キャパシタである。

図４を参照すると、本実施形態による積層型キャパシタ６０は複数の誘電体層６１'が積層されて形成されたキャパシタ本体６１を含む。

本実施形態に採用されたキャパシタ本体６１は、相互対向する第１及び第２主面とその間に位置した４個の側面を有する直方形構造で、上記第１及び第２外部電極６８ａ、６８ｂ、６９ａ、６９ｂは上記４個の側面に形成される。

即ち、図４に図示された通り、上記第１外部電極６８ａ、６８ｂは上記本体６１の対向する両側面にそれぞれ１個ずつ形成され、上記第２外部電極６９ａ、６９ｂは他の対向する両側面にそれぞれ１個ずつ形成される。結果として、上記第１及び第２外部電極６８ａ、６８ｂ、６９ａ、６９ｂは４個の側面に沿って反対極性が交互に配列される。

このような外部電極の配列に対応するよう、上記積層型キャパシタ６０は図５に図示された第１及び第２内部電極６２ａ、６３ａ、６２ｂ、６３ｂを有することが出来る。上記複数の第１及び第２内部電極６２ａ、６３ａ、６２ｂ、６３ｂは一誘電体層６１'を介して相違する極性の内部電極６２ｂ、６３ｂ、６２ａ、６３ａが交互に配列される。本実施例に採用される内部電極の積層順及び積層数に関しては、先の第１実施形態で説明した関連内容を参照に理解することが出来る。

上記第１及び第２内部電極６２ａ、６３ａ、６２ｂ、６３ｂは、それぞれ一つのリードＬ１、Ｌ４、Ｌ４、Ｌ３を通して同じ極性の相違する一つの外部電極（６８ａ、６８ｂまたは６９ａ、６９ｂ）に選択的に連結される。

このような連結構造では、全ての第１及び第２外部電極６８ａ、６８ｂ、６９ａ、６９ｂを電源ラインと連結する場合、全体グループ（（Ａ１）、（Ｂ１）、（Ａ２）、（Ｂ２））の内部電極が全て活性化して特定の静電容量値（最大値）を表すことが出来る。

しかし、第１及び第２外部電極の少なくとも一つを連結しない場合には、その少なくとも一つの外部電極と連結されない内部電極は活性化しないため、それによって異なる静電容量値を有することが出来る。このように、外部電極と電源ラインの選択的な連結を通じた静電容量値の選択は図３Ａ乃至図３Ｄの説明を参照に容易に理解することが出来る。

本発明は、４端子構造の他にも６端子以上の構造にも容易に実現することが出来る。

図６は、本発明の第３実施形態による６端子積層型キャパシタの一例を表した斜視図である。

図６を参照すると、本実施形態による積層型チップキャパシタ７０は、複数の誘電体層７１'が積層され形成されたキャパシタ本体７１を含む。

上記積層型チップキャパシタ７０は、対向する両側面に相互電気的に分離されたそれぞれ３個の第１及び第２外部電極７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂ、７９ｃを有する形態に例示されている。

本実施形態による積層型チップキャパシタは、それぞれ３個のグループに区分される第１及び第２内部電極７２ａ、７２ｂ、７２ｃ、７３ａ、７３ｂ、７３ｃを有することが出来る。

図７に図示された通り、各グループの第１内部電極７２ａ、７２ｂ、７２ｃは、一つのリードＬ１、Ｌ３、Ｌ５によりそれぞれ一つの第１外部電極７８ａ、７８ｂ、７８ｃに連結される。これと類似に、各グループの第２内部電極７３ａ、７３ｂ、７３ｃは一つのリードＬ２、Ｌ４、Ｌ６により一つの第２外部電極７９ａ、７９ｂ、７９ｃに連結される。

このように、上記各グループの第１及び第２内部電極７２ａ、７２ｂ、７２ｃ、７３ａ、７３ｂ、７３ｃは先の実施形態と類似に相違する一つの外部電極に連結され、各グループの内部電極は該当外部電極と電源ラインが連結されたか否かによって独立して活性化することが出来る。従って、外部電極と電源ラインの選択的な連結を通して静電容量を所望の値に調整することが出来る。

図８に図示された第１及び第２内部電極８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃは、連結される外部電極によってそれぞれ２個のグループに区分される。（Ａ１）グループの第１内部電極８２ａと（Ｂ１）グループの第２内部電極８３ａはそれぞれ２個のリード（Ｌ１、Ｌ５とＬ２、Ｌ６）を通して２個の外部電極７８ａ、７８ｃと７９ａ、７９ｃに連結される反面、（Ａ２）グループの第１内部電極８２ｂと（Ｂ２）グループの第２内部電極８３ｂはそれぞれ１個のリード（Ｌ３とＬ４）を通して１個の外部電極（７８ｂと７９ｂ）に連結される。

図８に図示された内部電極の構造では、先の実施形態とは異なって（Ａ１）（Ｂ１）グループの内部電極はそれぞれ２個の外部電極に連結され、他の（Ａ２）（Ｂ２）グループの内部電極は異なる数の１個の外部電極に連結されている。このような連結を有しても、各グループの内部電極は特定の外部電極により独立して活性化することが出来る。従って、特定の内部電極のみ静電容量に寄与するようにすることにより、容量値を適切に調節することが出来るため、本発明で意図する外部電極と電源ラインが連結されたか否かによる静電容量値の変動を具現することが出来る。

上述の実施形態及び添付の図面は好ましい実施形態の例示に過ぎず、本発明は添付の請求範囲により限定する。また、本発明は請求範囲に記載された本発明の技術的思想を外れない範囲内で多様な形態の置換、変形及び変更が可能ということは当技術分野の通常の知識を有している者には自明である。

本発明の第１実施形態による積層型キャパシタの斜視図である。 図１に図示された積層型キャパシタに採用可能な第１及び第２内部電極を表した平面図である。 図１に図示された積層型キャパシタを用いた容量調節方法を説明するための電源ラインの接続状態を表した斜視図である。 図１に図示された積層型キャパシタを用いた容量調節方法を説明するための電源ラインの接続状態を表した斜視図である。 図１に図示された積層型キャパシタを用いた容量調節方法を説明するための電源ラインの接続状態を表した斜視図である。 図１に図示された積層型キャパシタを用いた容量調節方法を説明するための電源ラインの接続状態を表した斜視図である。 本発明の第２実施形態による積層型キャパシタの斜視図である。 図４に図示された積層型キャパシタに採用可能な第１及び第２内部電極を表した平面図である。 本発明の第３実施形態による積層型キャパシタの斜視図である。 図６に図示された積層型キャパシタに採用可能な第１及び第２内部電極の一例を表した平面図である。 図６に図示された積層型キャパシタに採用可能な第１及び第２内部電極の他の例を表した平面図である。

Claims (9)

1. 複数の誘電体層が積層されて形成されたキャパシタ本体と、
   前記キャパシタ本体内で前記誘電体層を介して相違する極性の内部電極が相互対向するよう交互に配置された複数対の第１及び第２内部電極と、
   前記キャパシタ本体の表面に形成された複数対の第１及び第２外部電極とを含み、
   前記第１及び第２内部電極は少なくとも一対の第１及び第２内部電極を有する複数のグループに分けられ、前記各グループの第１及び第２内部電極は相違する対の第１及び第２外部電極にそれぞれ連結され、
   これにより外部電源ラインに連結される第１及び第２外部電極の選択によって少なくとも異なる２個の容量値を有することが出来ることを特徴とする容量調節型積層型チップキャパシタ。
2. 前記各グループに属する第１及び第２内部電極対の数は相違することを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記第１内部電極と前記第２内部電極は、各グループが交互に積層されたことを特徴とする請求項１または請求項２に記載の積層型チップキャパシタ。
4. 前記第１及び第２内部電極は、各グループが連続して積層されたことを特徴とする請求項１から請求項３の何れかに記載の積層型チップキャパシタ。
5. 前記各グループに属する第１及び第２内部電極は、同じ極性を有する一つの外部電極のみに連結されたことを特徴とする請求項１から請求項４の何れかに記載の積層型チップキャパシタ。
6. 前記第１及び第２外部電極は、前記キャパシタ本体の対向する両側面に形成されたことを特徴とする請求項１から請求項５の何れかに記載の積層型チップキャパシタ。
7. 誘電体層を介して交互に積層された第１及び第２内部電極を含み、前記第１及び第２内部電極がそれぞれ少なくとも一対の第１及び第２内部電極を有する複数のグループに分けられ、前記各グループの第１及び第２内部電極が相違する対の第１及び第２外部電極にそれぞれ連結される構造を有することにより、外部電源ラインに連結される第１及び第２外部電極の選択によって少なくとも異なる２個の容量値を有することが出来る容量調節型積層型チップキャパシタを提供する段階と、
   前記少なくとも異なる２個の容量値のうち所望の容量値に該当する第１及び第２外部電極を選択する段階と、
   前記選択された第１及び第２外部電極を印刷回路基板に備えられた電源ラインに連結されるよう前記印刷回路基板に前記積層型チップキャパシタを実装する段階とを含む積層型チップキャパシタの容量調節方法。
8. 前記印刷回路基板に前記積層型チップキャパシタを実装する段階は、
   前記複数の第１及び第２外部電極にそれぞれ対応する複数の第１及び第２マウンティングパッドと第１及び第２電源ラインを備え、前記第１及び第２電源ラインはそれぞれ前記複数の第１及び第２マウンティングパッドのうち選択された第１及び第２外部電極に対応する第１及び第２マウンティングパッドのみに連結された印刷回路基板を設ける段階と、
   前記積層型チップキャパシタの第１及び第２外部電極をそれぞれ前記複数の第１及び第２マウンティングパッドに連結する段階とを含むことを特徴とする請求項７に記載の積層型チップキャパシタの容量調節方法。
9. 前記少なくとも異なる２個の容量値のうち所望の容量値に該当する第１及び第２外部電極を選択する段階は、
   前記複数の第１及び第２外部電極の少なくとも一つの外部電極を除いた第１及び第２外部電極を選択する段階であることを特徴とする請求項７または請求項８に記載の積層型チップキャパシタの容量調節方法。

Images