JP2014216639A - 積層セラミックキャパシタ及びその実装基板 - Google Patents

積層セラミックキャパシタ及びその実装基板 Download PDF

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Abstract

【課題】本発明は、積層セラミックキャパシタ及びその実装基板に関する。
【解決手段】本発明は、複数の誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、上記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出し、第１側面に露出したリードを有する第２内部電極を含む第１キャパシタ部と第１端面に露出した第３内部電極及び第２側面に露出したリードを有する第４内部電極を含む第２キャパシタ部と、上記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体と、上記セラミック本体の外側に形成され、上記第１から第４内部電極及び内部連結導体と電気的に連結された第１から第４外部電極と、を含み、上記第１キャパシタ部の静電容量は、上記第２キャパシタ部の静電容量より大きいことを特徴とする積層セラミックキャパシタを提供する。
【選択図】図２

Description

本発明は、積層セラミックキャパシタ及びその実装基板に関する。
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。
このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。
一方、コンピュータなどの中央処理装置（ＣＰＵ）のための電源供給装置には、低い電圧を提供する過程において負荷電流の急激な変化による電圧ノイズが発生するという問題がある。
また、電源供給装置の効率が次第に重要になる状況において、損失を減らすためにはさらに速いスイッチング速度が必要になる。
しかし、スイッチング速度が増加すると、これによるＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の増加のような否定的な相殺現象が生じる可能性がある。
また、ＤＣ／ＤＣコンバーター（Ｃｏｎｖｅｒｔｅｒ）を構成するＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）がスイッチングするとき、配線のインダクタンス及び上記ＦＥＴの寄生容量によってリンギング（Ｒｉｎｇｉｎｇ）が発生して高周波ノイズを放射しながら周辺回路に障害をもたらす例が問題になっている。
即ち、配線のインダクタンス及びＦＥＴなどのスイッチ素子が有する静電容量により、共振が発生し、その高周波電力によって電磁波障害を誘発する。
特に、最近のスマートフォン、タブレット（Ｔａｂｌｅｔ）ＰＣなどのような小型携帯端末機では、電源回路と無線回路、音声回路などのアナログ回路が隣接しているため、通信障害または音質劣化の一因になっている。
一般に、上記問題を解決するために、ＦＥＴにＣ−Ｒスナバ（Ｓｎｕｂｂｅｒ）を追加する研究が行われているが、このような方法は、スイッチング時に電力のうち一部が上記Ｃ−Ｒスナバ（Ｓｎｕｂｂｅｒ）において消費されてＤＣ／ＤＣコンバーター（Ｃｏｎｖｅｒｔｅｒ）の変換効率が低下するという問題がある。
従って、ＤＣ／ＤＣコンバーター（Ｃｏｎｖｅｒｔｅｒ）の変換効率の低下を防ぐとともに、上記リンギング（Ｒｉｎｇｉｎｇ）を抑制させてノイズを低減できる研究は依然として必要な実情にある。
特開２０１２−１３８４１５号公報
本発明は、積層セラミックキャパシタ及びその実装基板に関する。
本発明の一態様は、複数の誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、上記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出し、第１側面に露出したリードを有する第２内部電極を含む第１キャパシタ部と第１端面に露出した第３内部電極及び第２側面に露出したリードを有する第４内部電極を含む第２キャパシタ部と、上記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体と、上記セラミック本体の外側に形成され、上記第１から第４内部電極及び内部連結導体と電気的に連結された第１から第４外部電極と、を含み、上記第１キャパシタ部の静電容量は、上記第２キャパシタ部の静電容量より大きいことを特徴とする積層セラミックキャパシタを提供する。
本発明の一態様において、上記第１及び第２外部電極は、上記セラミック本体の相対する第１及び第２端面に配置され、上記第３及び第４外部電極は、上記セラミック本体の相対する第１及び第２側面に配置されることができる。
本発明の一態様において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、低周波領域に比べて高周波領域において増加することを特徴とする。
本発明の一態様において、上記内部連結導体は、第４外部電極を通じて上記第４内部電極と連結されることができる。
本発明の一態様において、上記内部連結導体は、第３外部電極を通じて上記第２内部電極と連結されることができる。
本発明の一態様において、上記第３外部電極と第４外部電極の離隔された距離は、上記セラミック本体の幅方向に向かって１２０〜２４０μｍであることができる。
本発明の一態様において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、上記内部連結導体によって調節されることができる。
本発明の他の態様は、複数の誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、上記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出した第２内部電極を含む第１キャパシタ部、第１端面に露出した第３内部電極及び第１側面に露出したリードを有する第４内部電極を含む第２キャパシタ部及び第１端面に露出した第５内部電極及び第２側面に露出したリードを有する第６内部電極を含む第３キャパシタ部と、上記セラミック本体内に形成され、第２端面及び第１側面に露出した第１内部連結導体と第１側面及び第２側面に露出した第２内部連結導体と、上記セラミック本体の外側に形成され、上記第１から第６内部電極及び第１及び第２内部連結導体と電気的に連結された第１から第４外部電極と、を含み、上記第１キャパシタ部の静電容量は、上記第２及び第３キャパシタ部の静電容量より大きいことを特徴とする積層セラミックキャパシタを提供する。
本発明の一態様において、上記第１及び第２外部電極は、上記セラミック本体の相対する第１及び第２端面に配置され、上記第３及び第４外部電極は、上記セラミック本体の相対する第１及び第２側面に配置されることができる。
本発明の一態様において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、低周波領域に比べて高周波領域において増加することを特徴とする。
本発明の一態様において、上記第１内部連結導体は、第３外部電極を通じて上記第４内部電極と連結されることができる。
本発明の一態様において、上記第１内部連結導体は、第２外部電極を通じて上記第２内部電極と連結されることができる。
本発明の一態様において、上記第２内部連結導体は、第４外部電極を通じて上記第６内部電極と連結されることができる。
本発明の一態様において、上記第２内部連結導体は、第３外部電極を通じて上記第１内部連結導体と連結されることができる。
本発明の一態様において、上記第３外部電極と第４外部電極の離隔された距離は、上記セラミック本体の幅方向に向かって１２０〜２４０μｍであることができる。
本発明の一態様において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、上記第１及び第２内部連結導体によって調節されることができる。
本発明のさらに他の態様は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された上記請求項１から１６のいずれか一項に記載の積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板を提供する。
本発明によると、静電容量が大きいキャパシタは必要な電力を伝送し、相対的に静電容量が小さいキャパシタ及びＥＳＲは共振を抑制する、ＤＣ−ＤＣコンバーター用積層セラミックキャパシタを具現することができる。
これにより、従来の構造に比べて変換効率に影響を与えず、共振を抑制しながら、ノイズを低減することができる。
また、本発明の一態様による積層セラミックキャパシタは、低周波領域においてはＥＳＲが小さく、高周波領域においてはＥＳＲが増加する特性を有するため、ＤＣ−ＤＣコンバーターの電力転換に必要なスイッチング電流を消費せず、高周波領域において増加するＥＳＲによってリンギング（Ｒｉｎｇｉｎｇ）現象を抑制することができる。
なお、上記構造において、非接触端子間の間隔を減らすことで、部品の小型化が可能になるため、さらに高い電流においても使用可能な効果があり、実装空間及び費用を減らすことができる。
本発明の一実施形態による積層セラミックキャパシタの斜視図である。 図１のＡ−Ａ’線に沿った断面図である。 図１に示された積層セラミックキャパシタに採用可能な内部連結導体を示す平面図である。 図３に示された内部連結導体とともに使用可能な第１から第４内部電極を示す平面図である。 本発明の一実施形態による積層セラミックキャパシタの平面図である。 図１に示された積層セラミックキャパシタの等価回路図である。 本発明の他の実施形態による積層セラミックキャパシタの斜視図である。 図７に示された積層セラミックキャパシタに採用可能な第１及び第２内部連結導体を示す平面図である。 図８に示された第１及び第２内部連結導体とともに使用可能な第１から第６内部電極を示す平面図である。 本発明の他の実施形態による積層セラミックキャパシタの等価回路図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された形状を示す斜視図である。 図１１の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示す断面図である。 本発明の実施例及び比較例のＥＳＲを比較したグラフである。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施例を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同一の概念で用いられることができる。
積層セラミックキャパシタ
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。
図１は本発明の一実施形態による積層セラミックキャパシタの斜視図であり、図２は図１のＡ−Ａ’線に沿った断面図であり、図３は図１に示された積層セラミックキャパシタに採用可能な内部連結導体を示す平面図であり、図４は図３に示された内部連結導体とともに使用可能な第１から第４内部電極を示す平面図である。
図１から図４を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体１１０を含むことができる。
本実施形態において、上記セラミック本体１１０は、対向する第１主面５及び第２主面６、上記第１主面及び第２主面を連結する第１側面３、第２側面４及び第１端面１、第２端面２を有することができる。
上記セラミック本体１１０の形状は、特に制限されないが、図面に示されているように直方体状であることができる。
上記セラミック本体１１０は、複数の誘電体層が積層されることで形成され、上記セラミック本体１１０内には複数の内部電極（１２１、１２２、１２３、１２４：順に第１から第４内部電極）が誘電体層を介して分離されて配置されることができる。
上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層間の境界が確認できないほど一体化されていることができる。
上記誘電体層１１１は、セラミックパウダー、有機溶剤及び有機バインダを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミックパウダーは、高い誘電率を有する物質で、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ３）系材料やチタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを用いることができる。
上記積層セラミックキャパシタ１００は、上記セラミック本体１１０内に形成され、第１端面１に露出した第１内部電極１２１及び第２端面２に露出し、第１側面３に露出したリード１２２ａを有する第２内部電極１２２を含む第１キャパシタ部ＣIと、第１端面１に露出した第３内部電極１２３及び第２側面４に露出したリード１２４ａを有する第４内部電極１２４を含む第２キャパシタ部ＣIIと、を含むことができる。
本発明の一実施形態によると、上記第１から第４内部電極１２１、１２２、１２３、１２４は、導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができる。
誘電体層を形成するセラミックグリーンシート上にスクリーン印刷法またはグラビア印刷法のような印刷法を通じて導電性ペーストで内部電極層を印刷することができる。
内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することで、セラミック本体を形成することができる。
また、上記積層セラミックキャパシタ１００は、上記セラミック本体１１０内に形成され、第１及び第２側面３、４に露出した内部連結導体１２５を含むことができる。
上記内部連結導体１２５は、特に制限されず、例えば、上記第１から第４内部電極１２１、１２２、１２３、１２４と類似して導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができる。
また、積層セラミックキャパシタ１００は、上記セラミック本体１１０の外側に形成され、上記第１から第４内部電極１２１、１２２、１２３、１２４と、内部連結導体１２５と電気的に連結された第１から第４外部電極１３１、１３２、１３３、１３４と、を含むことができる。
上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１０の相対する第１及び第２端面１、２に配置され、第３及び第４外部電極１３３、１３４は、相対する第１及び第２側面３、４に配置されることができる。
本発明の一実施形態によると、電源ラインとの連結のための外部端子として用いられる第１及び第２外部電極１３１、１３２を除外した２つの外部電極１３３、１３４は、ＥＳＲ調整用外部電極として用いられる形態として理解されることができる。
但し、外部端子として用いられる第１及び第２外部電極は、所望するＥＳＲ特性に応じて任意に選択されることができるため、特に制限されない。
上記第１から第４外部電極１３１、１３２、１３３、１３４は、導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）またはこれらの合金であることができる。
上記導電性ペーストは、絶縁性物質をさらに含むことができ、これに制限されないが、例えば、上記絶縁性物質はガラスであることができる。
上記第１から第４外部電極１３１、１３２、１３３、１３４を形成する方法は、特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成することができ、めっきなどの他の方法を用いて形成することもできる。
上記積層セラミックキャパシタ１００は、総４つの外部電極を有する４端子キャパシタであるが、本発明はこれに限定されない。
以下では、図２から図４を参照し、本発明の一実施形態による積層セラミックキャパシタ１００の構成のうち内部電極１２１、１２２、１２３、１２４、内部連結導体１２５及び外部電極１３１、１３２、１３３、１３４について詳細に説明する。
上記第１キャパシタ部ＣIは、上記セラミック本体１１０内に形成され、第１端面１に露出した第１内部電極１２１と、第２端面２に露出し、第１側面３に露出したリード１２２ａを有する第２内部電極１２２と、を含んで静電容量を形成することができる。
また、上記第２キャパシタ部ＣIIは、第１端面１に露出した第３内部電極１２３と、第２側面４に露出したリード１２４ａを有する第４内部電極１２４と、を含んで静電容量を形成することができる。
上記第１キャパシタ部ＣI及び第２キャパシタ部ＣIIは、上記セラミック本体１１０内において特に制限されずに配置されることができ、目標容量値を有するために複数個が積層されることができる。
本発明の一実施形態によると、上記第１キャパシタ部ＣIの静電容量は、上記第２キャパシタ部ＣIIの静電容量より大きいことを特徴とすることができる。
上記第１キャパシタ部ＣIの静電容量及び上記第２キャパシタ部ＣIIの静電容量は、大きい差異を有することができ、特に制限されないが、例えば、第１キャパシタ部ＣIの静電容量は１０μＦ、第２キャパシタ部ＣIIの静電容量は１０ｎＦであることができる。
上記の通り、第１キャパシタ部ＣI及び第２キャパシタ部ＣIIの静電容量が大きい差異を有するように構成することで、ＤＣ−ＤＣコンバーターの変換効率に影響を及ぼすことなく、共振を抑制し、ノイズを低減することができる。
上記第１キャパシタ部ＣIは静電容量が高くて低周波特性を示し、上記第２キャパシタ部ＣIIは静電容量が低くて高周波特性を示す。
本発明の一実施形態によると、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、低周波領域に比べて高周波領域において増加する特性を有することができる。
これにより、低周波領域における等価直列抵抗（ＥＳＲ）が小さいため、ＤＣ−ＤＣコンバーターの電力変換に必要なスイッチング電流を消費せず、高周波領域において増加する等価直列抵抗（ＥＳＲ）によってリンギング現象を抑制させてノイズを低減することができる。
本発明の一実施形態において、上記第１キャパシタ部ＣI及び第２キャパシタ部ＣIIは、上記積層セラミックキャパシタ１００内において並列連結されることができる。
上記第１から第４内部電極１２１、１２２、１２３、１２４は、上記内部連結導体１２５とともに誘電体層１１１を介して交互に配置されることができる。
図３に示された内部連結導体１２５は、一つが示されているが（Ｒ）、少なくとも一極性の内部連結導体が複数個提供されることもできる。
これと類似して、図４に示された第１から第４内部電極１２１、１２２、１２３、１２４は、それぞれ一つずつ示されているが、実際に適用される形態では、特定グループ（Ｃ１、Ｃ１’、Ｃ２またはＣ２’）の内部電極は複数個であることもできる。
一方、図３及び図４に示された順序によって積層されることができるが、必要に応じて、多様な順序に積層されることができる。
例えば、図２に示されているように、内部連結導体１２５が第１キャパシタ部ＣIと第２キャパシタ部ＣIIの間に位置するように配置されることもできる。
本発明の一実施例において、上記内部連結導体１２５は、第１側面３及び第２側面４に露出し、第４外部電極１３４を通じて上記第４内部電極１２４と連結されることができるが、これに制限されない。
また、本発明の一実施例において、上記内部連結導体１２５は、第３外部電極１３３を通じて上記第２内部電極１２２と連結されることができるが、これに制限されない。
図３に示された上記内部連結導体１２５のパターン形状は、本発明の一実施形態によるものに過ぎず、ＥＳＲを調節するために、多様なパターン形状を有することができる。
例えば、図４に示された第１から第４内部電極１２１、１２２、１２３、１２４のパターン形状と同一形態であることもできる。
本発明の一実施形態によると、上記内部連結導体１２５によって上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができる。
即ち、後述する通り、上記第１内部電極１２１及び第２内部電極１２２を含む第１キャパシタ部ＣIと上記第３内部電極１２３及び第４内部電極１２４を含む第２キャパシタ部ＣIIが並列に連結され、特に、上記第２キャパシタ部ＣIIは内部連結導体１２５と直列に連結されることができる。
上記のような連結により、上記内部連結導体１２５によって上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができる。
また、本実施形態では、電源ラインとの連結のための外部端子として第１及び第２外部電極１３１、１３２が用いられることができる。例えば、第１外部電極１３１は電源端に連結され、第２外部電極１３２はグラウンドに連結されることができる。
一方、上記一つの第１及び第２外部電極１３１、１３２を除外した２つの外部電極である第３及び第４外部電極１３３、１３４は、ＥＳＲ調整用外部電極として用いられることができ、非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）と理解されることができる。
図５は、本発明の一実施形態による積層セラミックキャパシタの平面図である。
図５を参照すると、上記第３外部電極１３３と第４外部電極１３４の離隔された距離ｄは、上記セラミック本体１１０の幅方向に１２０〜２４０μｍであることができるが、これに制限されない。
上記第３及び第４外部電極１３３、１３４は、非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）であり、ＥＳＲ調整用外部電極として用いられることができ、離隔された距離ｄが上記セラミック本体１１０の幅方向に向かって１２０〜２４０μｍであることから、積層セラミックキャパシタの小型化を具現することができる。
具体的には、上記非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）間の離隔された距離が上記のように短くなっても、電極間の漏洩電流（Ｌｅａｋ Ｃｕｒｒｅｎｔ）による表面放電（Ｓｕｒｆａｃｅ Ｄｉｓｃｈａｒｇｅ）現象が生じない。
一般に、チップを小型化する場合、上記のように非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）間の離隔された距離が短くなって電極間の漏洩電流（Ｌｅａｋ Ｃｕｒｒｅｎｔ）による表面放電（Ｓｕｒｆａｃｅ Ｄｉｓｃｈａｒｇｅ）現象がおきるために信頼性に問題が発生した。
しかし、本発明の一実施形態によると、上記第３外部電極１３３と第４外部電極１３４の離隔された距離ｄが上記セラミック本体１１０の幅方向に向かって１２０〜２４０μｍと短くなっても信頼性に問題が生じない。
これにより、さらに高い電流が用いられる環境においても、信頼性の低下が問題にならないため、高効率のＤＣ−ＤＣコンバーターを具現することができる。
上記第３外部電極１３３と第４外部電極１３４の離隔された距離ｄが上記セラミック本体１１０の幅方向に向かって１２０μｍ未満の場合は、離隔された距離が過度に短いため、ショット発生によって信頼性に問題が生じる可能性がある。
一方、上記第３外部電極１３３と第４外部電極１３４の離隔された距離ｄが上記セラミック本体１１０の幅方向に向かって２４０μｍ以下になるように調節することで、製品の小型化を達成することができる。
本発明の一実施形態において、上記のように非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）間の離隔された距離を減らすことができるのは、上記第３外部電極１３３及び第４外部電極１３４が内部連結導体１２５のみによって連結されるためである。これにより、漏洩電流の問題が発生しないようになる。
図６は図１に示された積層セラミックキャパシタの等価回路図である。
図６を参照すると、上記第１内部電極１２１及び第２内部電極１２２を含む第１キャパシタ部ＣIと上記第３内部電極１２３及び第４内部電極１２４を含む第２キャパシタ部ＣIIが並列に連結され、特に、上記第２キャパシタ部ＣIIは、上記内部連結導体１２５と直列に連結されることができる。
上記の通り、本発明の一実施形態による積層セラミックキャパシタは、２種類のキャパシタ及び一つのＥＳＲを有し、それぞれの値を制御することができる。
本発明の一実施形態による積層セラミックキャパシタは、上述した内部電極１２１、１２２、１２３、１２４、内部連結導体１２５及び外部電極の構造を有することで、従来の構造に比べて静電容量が大きいキャパシタは必要な電力を伝送し、相対的に静電容量が小さいキャパシタ及びＥＳＲは共振を抑制する、ＤＣ−ＤＣコンバーター用積層セラミックキャパシタを具現することができる。
これにより、従来の構造に比べて変換効率に影響を与えず、共振を抑制しながら、ノイズを低減することができる。
また、本発明の一実施形態による積層セラミックキャパシタは、低周波領域においてはＥＳＲが小さく、高周波領域においてはＥＳＲが増加する特性を有するため、ＤＣ−ＤＣコンバーターの電力転換に必要なスイッチング電流を消費せず、高周波領域において増加するＥＳＲによってリンギング（Ｒｉｎｇｉｎｇ）現象を抑制することができる。
なお、上記構造において、非接触端子間の間隔を減らすことで、部品の小型化が可能になるため、さらに高い電流においても使用可能であるという効果があり、実装空間及び費用を減らすことができる。
図７は本発明の他の実施形態による積層セラミックキャパシタの斜視図であり、図８は図７に示された積層セラミックキャパシタに採用可能な第１及び第２内部連結導体を示す平面図であり、図９は図８に示された第１及び第２内部連結導体とともに使用可能な第１から第６内部電極を示す平面図である。
図７から図９を参照すると、本発明の他の実施形態による積層セラミックキャパシタ２００は、複数の誘電体層２１１を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体２１０と、上記セラミック本体２１０内に形成され、第１端面に露出した第１内部電極２２１及び第２端面に露出した第２内部電極２２２を含む第１キャパシタ部、第１端面に露出した第３内部電極２２３及び第１側面に露出したリード２２４ａを有する第４内部電極２２４を含む第２キャパシタ部及び第１端面に露出した第５内部電極２２５及び第２側面に露出したリード２２６ａを有する第６内部電極２２６を含む第３キャパシタ部と、上記セラミック本体２１０内に形成され、第２端面及び第１側面に露出した第１内部連結導体２２７と第１側面及び第２側面に露出した第２内部連結導体２２８と、上記セラミック本体２１０の外側に形成され、上記第１から第６内部電極、第１及び第２内部連結導体と電気的に連結された第１から第４外部電極２３１、２３２、２３３、２３４と、を含み、上記第１キャパシタ部の静電容量は、上記第２及び第３キャパシタ部の静電容量より大きいことを特徴とすることができる。
上記本発明の他の実施形態による積層セラミックキャパシタの特徴のうち上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同一の部分は重複を避けるために省略する。
本発明の他の実施形態によると、上記第１キャパシタ部は、第１端面に露出した第１内部電極２２１及び第２端面に露出した第２内部電極２２２を含み、上記第２キャパシタ部は、第１端面に露出した第３内部電極２２３及び第１側面に露出したリード２２４ａを有する第４内部電極２２４を含むことができる。
また、上記第３キャパシタ部は、第１端面に露出した第５内部電極２２５及び第２側面に露出したリード２２６ａを有する第６内部電極２２６を含むことができる。
上記第１キャパシタ部の静電容量は、上記第２及び第３キャパシタ部の静電容量より大きいことを特徴とすることができるが、これに制限されない。
一方、本発明の他の実施形態によると、上記第１内部連結導体２２７は、第３外部電極２３３を通じて上記第４内部電極２２４と連結されることができる。
本発明の一実施例において、上記第１内部連結導体２２７は、第２外部電極２３２を通じて上記第２内部電極２２２と連結されることができる。
本発明の一実施例において、上記第２内部連結導体２２８は、第４外部電極２３４を通じて上記第６内部電極２２６と連結されることができる。
本発明の一実施例において、上記第２内部連結導体２２８は、第３外部電極２３３を通じて上記第１内部連結導体２２７と連結されることができる。
図１０は本発明の他の実施形態による積層セラミックキャパシタの等価回路図である。
図１０を参照すると、上記第１内部電極２２１及び第２内部電極２２２を含む第１キャパシタ部、上記第３内部電極２２３及び第４内部電極２２４を含む第２キャパシタ部及び上記第５内部電極２２５及び第６内部電極２２６を含む第３キャパシタ部が並列に連結され、特に、上記第２キャパシタ部は、上記第１内部連結導体２２７と直列に連結されることができ、上記第３キャパシタ部は、上記第２内部連結導体２２８と直列に連結されることができる。
下記表１は、本発明の実施例及び比較例における第３外部電極と第４外部電極の離隔された距離による静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）テストの結果を比較したものである。
上記実施例には、本発明の一実施形態によって制作されたものが用いられ、上記比較例には、一般の積層セラミックキャパシタによって製作されたものが用いられた。
上記静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）テストは、上記実施例及び比較例に対してそれぞれ２０個のサンプルをもって行われた。また、上記テストは、一般的な実験条件で行われ、４ＫＶ電圧が印加されて行われた。
Figure 2014216639
上記表１を参照すると、本発明の実施例の場合は、上記第３外部電極と第４外部電極の離隔された距離が１２０〜２４０μｍであるとき、電極間の漏洩電流（Ｌｅａｋ Ｃｕｒｒｅｎｔ）による表面放電（Ｓｕｒｆａｃｅ Ｄｉｓｃｈａｒｇｅ）現象がないため、信頼性に問題がないことが分かる。
これに対し、比較例の場合は、第３外部電極と第４外部電極の離隔された距離が１２０〜２４０μｍであるとき、電極間の漏洩電流（Ｌｅａｋ Ｃｕｒｒｅｎｔ）による表面放電（Ｓｕｒｆａｃｅ Ｄｉｓｃｈａｒｇｅ）現象のために信頼性に問題があることが分かる。
積層セラミックキャパシタの実装基板
図１１は図１の積層セラミックキャパシタが印刷回路基板に実装された形状を示す斜視図であり、図１２は図１１の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示す断面図である。
図１１及び図１２を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板３００は、積層セラミックキャパシタ１００が水平になるように実装される印刷回路基板３１０と、印刷回路基板３１０の上面に離隔形成された第１及び第２電極パッド３２１、３２２と、を含む。
このとき、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド３２１、３２２上に接触されるように位置した状態で、はんだ３３０によって印刷回路基板３１０と電気的に連結されることができる。
上記説明を除いては、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と重複する説明は省略する。
図１３は本発明の実施例及び比較例のＥＳＲを比較したグラフである。
図１３を参照すると、本発明の一実施形態による積層セラミックキャパシタは、従来の積層セラミックキャパシタである比較例に比べて低周波領域においてはＥＳＲが小さく、高周波領域においてはＥＳＲがより大きいため、ＤＣ−ＤＣコンバーターの電力転換に必要なスイッチング電流を消費せず、高周波領域において増加するＥＳＲによってリンギング（Ｒｉｎｇｉｎｇ）現象を抑制できることが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１００、２００ 積層セラミックキャパシタ
１１０、２１０ セラミック本体
１１１、２１１ 誘電体層
１２１、１２２、１２３、１２４、２２１、２２２、２２３、２２４ 第１から第４内部電極
２２５、２２６ 第５及び第６内部電極
１２５ 内部連結導体
２２７、２２８ 第１及び第２内部連結導体
１２２ａ、１２４ａ、２２４ａ、２２６ａ リード
１３１、１３２、１３３、１３４、２３１、２３２、２３３、２３４ 第１から第４外部電極
３００ 実装基板
３１０ 印刷回路基板
３２１、３２２ 第１及び第２電極パッド
３３０ はんだ

Claims (17)

  1. 複数の誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、
    前記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出し、第１側面に露出したリードを有する第２内部電極を含む第１キャパシタ部と第１端面に露出した第３内部電極及び第２側面に露出したリードを有する第４内部電極を含む第２キャパシタ部と、
    前記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体と、
    前記セラミック本体の外側に形成され、前記第１から第４内部電極及び内部連結導体と電気的に連結された第１から第４外部電極と、を含み、
    前記第１キャパシタ部の静電容量は、前記第２キャパシタ部の静電容量より大きい、積層セラミックキャパシタ。
  2. 前記第１及び第２外部電極は、前記セラミック本体の相対する第１及び第２端面に配置され、前記第３及び第４外部電極は、前記セラミック本体の相対する第１及び第２側面に配置される、請求項１に記載の積層セラミックキャパシタ。
  3. 前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、低周波領域に比べて高周波領域において増加する、請求項１に記載の積層セラミックキャパシタ。
  4. 前記内部連結導体は、第４外部電極を通じて前記第４内部電極と連結される、請求項１に記載の積層セラミックキャパシタ。
  5. 前記内部連結導体は、前記第３外部電極を通じて前記第２内部電極と連結される、請求項４に記載の積層セラミックキャパシタ。
  6. 前記第３外部電極と第４外部電極の離隔された距離は、前記セラミック本体の幅方向に向かって１２０〜２４０μｍである、請求項１に記載の積層セラミックキャパシタ。
  7. 前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、前記内部連結導体によって調節される、請求項１に記載の積層セラミックキャパシタ。
  8. 複数の誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、
    前記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出した第２内部電極を含む第１キャパシタ部、第１端面に露出した第３内部電極及び第１側面に露出したリードを有する第４内部電極を含む第２キャパシタ部及び第１端面に露出した第５内部電極及び第２側面に露出したリードを有する第６内部電極を含む第３キャパシタ部と、
    前記セラミック本体内に形成され、第２端面及び第１側面に露出した第１内部連結導体と第１側面及び第２側面に露出した第２内部連結導体と、
    前記セラミック本体の外側に形成され、前記第１から第６内部電極及び第１及び第２内部連結導体と電気的に連結された第１から第４外部電極と、を含み、
    前記第１キャパシタ部の静電容量は、前記第２及び第３キャパシタ部の静電容量より大きい、積層セラミックキャパシタ。
  9. 前記第１及び第２外部電極は、前記セラミック本体の相対する第１及び第２端面に配置され、前記第３及び第４外部電極は、前記セラミック本体の相対する第１及び第２側面に配置される、請求項８に記載の積層セラミックキャパシタ。
  10. 前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、低周波領域に比べて高周波領域において増加する、請求項８に記載の積層セラミックキャパシタ。
  11. 前記第１内部連結導体は、第３外部電極を通じて前記第４内部電極と連結される、請求項８に記載の積層セラミックキャパシタ。
  12. 前記第１内部連結導体は、第２外部電極を通じて前記第２内部電極と連結される、請求項１１に記載の積層セラミックキャパシタ。
  13. 前記第２内部連結導体は、第４外部電極を通じて前記第６内部電極と連結される、請求項８に記載の積層セラミックキャパシタ。
  14. 前記第２内部連結導体は、第３外部電極を通じて前記第１内部連結導体と連結される、請求項１３に記載の積層セラミックキャパシタ。
  15. 前記第３外部電極と第４外部電極の離隔された距離は、前記セラミック本体の幅方向に向かって１２０〜２４０μｍである、請求項８に記載の積層セラミックキャパシタ。
  16. 前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、前記第１及び第２内部連結導体によって調節される、請求項８に記載の積層セラミックキャパシタ。
  17. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された前記請求項１から１６のいずれか一項に記載の積層セラミックキャパシタと、を含む、積層セラミックキャパシタの実装基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015019036A (ja) * 2013-07-11 2015-01-29 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミックキャパシタ及びその実装基板

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102004781B1 (ko) * 2014-01-27 2019-07-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR102089693B1 (ko) * 2014-05-07 2020-03-16 삼성전기주식회사 적층 세라믹 커패시터
KR102016485B1 (ko) * 2014-07-28 2019-09-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
CN105070504B (zh) * 2015-07-22 2018-01-19 广东欧珀移动通信有限公司 一种电阻电容共体器件
KR101740825B1 (ko) 2015-12-04 2017-05-26 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR102402798B1 (ko) 2017-07-13 2022-05-27 삼성전기주식회사 커패시터 및 이를 포함하는 실장기판
WO2019083891A1 (en) 2017-10-23 2019-05-02 Avx Corporation MULTILAYER ELECTRONIC DEVICE HAVING IMPROVED CONNECTIVITY AND METHOD FOR MANUFACTURING THE SAME
KR102436222B1 (ko) * 2017-11-10 2022-08-25 삼성전기주식회사 기판 내장용 적층 세라믹 전자 부품, 그 제조 방법 및 적층 세라믹 전자 부품 내장형 인쇄회로기판
JP7231340B2 (ja) * 2018-06-05 2023-03-01 太陽誘電株式会社 セラミック電子部品およびその製造方法
KR20210088875A (ko) * 2020-01-07 2021-07-15 삼성전기주식회사 적층 세라믹 커패시터
CN112321305B (zh) * 2020-11-06 2022-06-03 营口四通高温新材料科技有限公司 一种精炼钢包用多气泡透气元件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173860A (ja) * 1998-12-09 2000-06-23 Taiyo Yuden Co Ltd 複合コンデンサ
JP2003168620A (ja) * 2001-12-03 2003-06-13 Tdk Corp 積層コンデンサ
JP2008117999A (ja) * 2006-11-07 2008-05-22 Sanyo Electric Co Ltd 電気素子
JP2009088516A (ja) * 2007-09-28 2009-04-23 Samsung Electro-Mechanics Co Ltd 積層型キャパシタ
JP2011216898A (ja) * 2007-11-30 2011-10-27 Samsung Electro-Mechanics Co Ltd 積層型チップキャパシタ及びこれを備えた回路基板装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831393B2 (ja) * 1989-05-29 1996-03-27 株式会社村田製作所 ヒューズ付積層セラミックコンデンサ
JP2000100654A (ja) * 1998-09-22 2000-04-07 Tokin Corp 積層セラミックコンデンサ
TWI266342B (en) * 2001-12-03 2006-11-11 Tdk Corp Multilayer capacitor
KR100925623B1 (ko) * 2007-08-31 2009-11-06 삼성전기주식회사 적층형 칩 커패시터 및 이를 구비한 회로기판 장치 및회로기판
KR100925628B1 (ko) * 2008-03-07 2009-11-06 삼성전기주식회사 적층형 칩 커패시터
KR100992311B1 (ko) * 2008-08-13 2010-11-05 삼성전기주식회사 적층형 칩 커패시터 및 이를 구비한 회로기판 장치
JP4737301B2 (ja) 2009-01-30 2011-07-27 Ｔｄｋ株式会社 積層コンデンサ
JP4905497B2 (ja) * 2009-04-22 2012-03-28 株式会社村田製作所 電子部品
JP5218545B2 (ja) 2010-12-24 2013-06-26 Ｔｄｋ株式会社 積層コンデンサ
JP5375877B2 (ja) * 2011-05-25 2013-12-25 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173860A (ja) * 1998-12-09 2000-06-23 Taiyo Yuden Co Ltd 複合コンデンサ
JP2003168620A (ja) * 2001-12-03 2003-06-13 Tdk Corp 積層コンデンサ
JP2008117999A (ja) * 2006-11-07 2008-05-22 Sanyo Electric Co Ltd 電気素子
JP2009088516A (ja) * 2007-09-28 2009-04-23 Samsung Electro-Mechanics Co Ltd 積層型キャパシタ
JP2011216898A (ja) * 2007-11-30 2011-10-27 Samsung Electro-Mechanics Co Ltd 積層型チップキャパシタ及びこれを備えた回路基板装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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