KR20090095999A

KR20090095999A - 적층형 칩 커패시터

Info

Publication number: KR20090095999A
Application number: KR1020080021310A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2008-03-07
Filing date: 2008-03-07
Publication date: 2009-09-10
Also published as: JP2009218557A; KR100925628B1; US8233263B2; US20090225492A1; JP4998893B2

Abstract

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되고 제1 및 제2 측면(first and second side faces)과 제1 및 제2 단면(first and second end faces)을 갖는 커패시터 본체와; 상기 제1 및 제2 측면 각각에서 이종 극성의 외부 전극이 서로 교대하도록 배치된 복수의 외부 전극과; 각각 상기 커패시터 본체의 외면으로 인출되어 상기 외부 전극에 접속된 1개 또는 2개의 리드를 갖는 복수의 내부 전극;을 포함한다. 적층 방향으로 인접한 이종 극성의 내부 전극의 리드간 수평 거리는 상기 커패시터 본체의 동일 측면에 배치된 인접한 이종 극성의 외부 전극간 피치보다 더 크다. 상기 내부 전극들 내에 형성되는 전류 흐름은 상기 내부 전극의 장변방향 및 단변방향 중 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 서로 수직이다.

적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 ESL의 증가를 최대한 억제하면서 효율적으로 ESR을 증가시킬 수 있고 MPU의 전력 분배망의 디커플링 커패시터로 사용하기에 적합한 다단자 적층형 칩 커패시터에 관한 것이다.

고속 MPU(Micro Processor Unit)의 동작 주파수는 계속해서 증가하면서 소모 전류는 지속적으로 커지고 있으며 MPU 칩의 사용 전압은 낮아지는 추세이다. 따라서 MPU의 부하 전류(load current)의 급작스러운 변화에 따른 공급 DC 전압의 노이즈를 일정 범위(통상 10%) 내로 억제하는 것은 점점 어려워지고 있다. 이러한 전압 노이즈를 제거하는 수단으로 적층형 칩 커패시터가 전력 분배망에 널리 사용되고 있다. 이러한 디커플링용의 적층형 칩 커패시터는 부하 전류의 급격한 변화시 전류를 CPU에 공급함으로써 전압 노이즈를 제거하는 역할을 한다.

최근, MPU의 동작 주파수가 더욱 증가함에 따라 부하 전류의 변화가 더욱 심하게 되었으며, 이에 따라 디커플링 커패시터의 용량과 ESR(Equivalent Series Resistance; 등가직렬 저항)을 증가시키고 ESL(Equivalent Series Inductance; 등 가직렬 인덕턴스)을 낮추도록 요구되어 지고 있다. 이는 광대역의 주파수 범위에서 전력 분배망의 임피던스의 크기가 낮고 일정하기 유지되도록 하기 위함이며, 궁극적으로 부하 전류의 급격한 변화에 따른 공급 DC 전압 노이즈를 억제하는 데에 도움을 줄 수 있다.

ESL의 감소를 위해, 미국특허 제5,880,925호는, 커패시터 본체 양측면에 + 극성 및 - 극성 외부 전극을 교대로 배치하고 이종 극성의 제1 및 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 상기 미국특허에 따르면, 내부 전극에 흐르는 고주파 전류에 의하여 발생하는 자속이 서로 상계되어 결국 커패시터의 기생 인덕턴스가 감소된다. 그러나, 각 내부 전극은 4개 또는 그 이상의 리드를 갖고 있기 때문에 커패시터의 ESR이 너무 작아져서 전원 회로의 불안정성이 초래되는 단점이 있다.

미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드만을 사용하는 방안을 제안하고 있다. 이 미국특허에 따르면 각 내부 전극에 대해 리드 1개만을 사용함으로써 너무 낮은 ESR로 인한 전원 회로의 불안정성을 방지한다. 그러나, 단순히 리드의 수를 줄임으로써 ESR을 높이는 데에는 한계가 있다. 예를 들어, 상기 미국특허가 제안한 커패시터에서는, 적층방향으로 인접한 내부 전극 간의 리드가 대부분 인접하므로 내부 전극에서의 전류 경로가 짧아지고 이는 ESR 증가의 제한 요인으로 작용한다.

본 발명은, ESL의 증가가 최대한 억제되면서 효율적으로 ESR이 증가된 다단자 적층형 칩 커패시터를 제공하는다.

본 발명의 일 양태에 따른 적층형 칩 커패시터는,

복수의 유전체층의 적층에 의해 형성되고 서로 대향하는 제1 및 제2 측면(first and second side faces)과 서로 대향하는 제1 및 제2 단면(first and second end faces)을 갖는 커패시터 본체와;

각각 적층방향을 따라 연장되도록 상기 제1 및 제2 측면 각각에서 이종 극성의 외부 전극이 서로 교대하도록 배치된 복수의 외부 전극과;

상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 이종 극성의 내부 전극이 서로 대향하도록 교대로 배치되고, 각각 상기 커패시터 본체의 외면으로 인출되어 상기 외부 전극에 접속된 1개 또는 2개의 리드를 갖는 복수의 내부 전극;을 포함하고,

적층 방향(수직)으로 인접한 이종 극성의 내부 전극의 리드간 수평 거리는 상기 커패시터 본체의 동일 측면에 배치된 인접한 이종 극성의 외부 전극간 피치보다 더 크고,

상기 내부 전극들 내에 형성되는 전류 흐름은 상기 내부 전극의 장변방향 및 단변방향 중 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 서로 수직이다.

본 발명의 실시형태에 따르면, 상기 커패시터는 8단자 커패시터일 수 있다. 상기 복수의 외부 전극은 제1 내지 제8 외부 전극을 포함하고, 제1 내지 제4 외부 전극은 제1 단면측으로부터 제2 단면 쪽으로 제1 측면 상에 순차적으로 배치되고, 제5 내지 제8 외부 전극은 제2 단면측으로부터 제1 단면 쪽으로 제2 측면 상에 순차적으로 배치될 수 있다.

상기 커패시터 본체 내에서, 상기 내부 전극은 상기 적층 방향으로 순차적으로 연속하여 배치된 제1 내지 제8 내부 전극(8개의 내부 전극)을 포함하되, 상기 제1 내지 제8 내부 전극은 하나의 블록을 형성하고, 그 블록이 반복 적층될 수 있다.

상기 제1 내지 제8 내부 전극 각각은 제1 측면 및 제2 측면 중 어느 하나에 인출된 1개 또는 2개의 리드를 가질 수 있다.

상기 제1 내부 전극은 제7 외부 전극에 접속된 리드를 갖고, 상기 제2 내부 전극은 제4 외부 전극에 접속된 리드를 갖고, 상기 제3 내부 전극은 제1 외부 전극에 접속된 리드를 갖고, 상기 제4 내부 전극은 제6 외부 전극에 접속된 리드를 갖고, 상기 제5 내부 전극은 제3 외부 전극에 접속된 리드를 갖고, 상기 제6 내부 전극은 제8 외부 전극에 접속된 리드를 갖고, 상기 제7 내부 전극은 제5 외부 전극에 접속된 리드를 갖고, 상기 제8 내부 전극은 제2 외부 전극에 접속된 리드를 가질 수 있다.

상기 제1 내부 전극은 제5 외부 전극에 접속된 리드를 더 가질 수 있다. 또한 상기 제4 내부 전극은 8 외부 전극에 접속된 리드를 더 가질 수 있다. 또한 상기 5 내부 전극은 1 외부 전극에 접속된 리드를 더 가질 수 있다. 또한 상기 제8 내부 전극은 제4 외부 전극에 접속된 리드를 더 가질 수 있다.

본 발명의 실시형태에 따르면, 상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와 제2 커패시터부를 포함할 수 있다. 상기 제2 커패시터부는 상기 복수의 내부 전극 - 수직(적층방향)으로 인접한 이종 극성의 내부 전극의 리드간 수평 거리가 인접한 이종 극성의 외부 전극간 피치보다 더 큰 상기 내부 전극들 - 을 포함하고, 상기 제1 커패시터부는 상기 본체 내에서 유전체층을 사이에 두고 이종 극성의 내부 전극이 서로 대향하도록 배치된 복수의 추가적인 내부 전극을 포함한다. 상기 제1 커패시터부 내에서는, 상기 복수의 추가적인 내부 전극 각각은 상기 제1 또는 제2 측면으로 인출된 적어도 하나의 리드를 갖고, 상기 커패시터 본체의 동일 측면으로 인출된 리드를 갖는 수직으로 인접한 이종 극성의 추가적인 내부 전극의 리드간 최단 수평 거리는 동일 측면에 배치된 인접한 이종 극성의 외부 전극간 피치와 같다.

상기 실시형태에서, 상기 제1 커패시터부 내에서는, 수직으로 인접한 이종 극성의 추가적인 내부 전극의 리드는 항상 서로 인접하게 배치될 수 있다.

상기 실시형태에서, 상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치될 수 있다.

또한, 상기 커패시터 본체 내의 상단 및 하단에 각각 상기 제1 커패시터부가 배치되고, 상기 제2 커패시터부는 상기 상하단 제1 커패시터부 사이에 배치될 수 있다. 상기 상하단의 제1 커패시터부는 서로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 가질 수 있다.

상기 실시형태에 따르면, 상기 제2 커패시터부 내의 서로 대향하는 1쌍의 내부 전극에 의해 제공되는 1층당 ESR은, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 추가적인 내부 전극에 의해 제공되는 1층당 ESR보다 크고, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 추가적인 내부 전극에 의해 제공되는 1층당 ESL은, 상기 제2 커패시터부 내의 서로 대향하는 1쌍의 내부 전극에 의해 제공되는 1층당 ESL보다 작을 수 있다.

상기 제2 커패시터부 내에서 상기 복수의 내부 전극은 순차적으로 연속하여 적층된 제1 내지 제4 내부 전극을 포함하되, 상기 제1 내지 제4 내부 전극 각각은 하나의 리드를 갖고, 상기 제1 내부 전극의 리드는 상기 제1 측면에 배치된 외부 전극들 중 상기 제2 단면측에 가장 인접한 외부 전극에 연결되고, 상기 제2 내부 전극의 리드는 상기 제1 측면에 배치된 외부 전극들 중 상기 제1 단면측에 가장 인접한 외부 전극에 연결되고, 상기 제3 내부 전극의 리드는 상기 제2 측면에 배치된 외부 전극들 중 상기 제1 단면측에 가장 인접한 외부 전극에 연결되고, 상기 제4 내부 전극의 리드는 상기 제2 측면에 배치된 외부 전극들 중 상기 제2 단면측에 가장 인접한 외부 전극에 연결될 수 있다.

일 실시예로서, 상기 제1 커패시터부 내의 상기 복수의 추가적인 내부 전극은 서로 대향하여 교대로 배치된 복수의 제1 및 제2 극성의 추가적인 내부 전극을 포함하되, 상기 제1 및 제2 극성의 추가적인 내부 전극 각각은 2개 이상의 리드를 갖고 상기 제1 극성의 추가적인 내부 전극의 리드는 제2 극성의 추가적인 내부 전극의 리드와 인접하여 깍지낀 형태의 배열로(in an interdigitated arrangement) 배치되어 해당 극성의 상기 외부 전극들에 연결될 수 있다.

다른 실시예로서, 상기 제1 커패시터부 내의 상기 복수의 추가적인 내부 전극은 서로 대향하여 교대로 배치된 복수의 제1 및 제2 극성의 추가적인 내부 전극을 포함하되, 상기 제1 및 제2 극성의 추가적인 내부 전극 각각은 외부 전극에 연결된 단 1개의 리드를 가질 수 있다. 상기 제1 커패시터부에 있어서, 커패시터 본체의 동일 측면으로 인출된 리드를 갖는, 수직으로 인접하는 이종 극성의 내부 전 극의 리드는 상기 동일 측면 상의 서로 인접하는 외부 전극에 연결될 수 있다.

또 다른 실시예로서, 상기 제1 커패시터부 내의 상기 복수의 추가적인 내부 전극은 서로 대향하여 교대로 배치된 복수의 제1 및 제2 극성의 추가적인 내부 전극을 포함하되, 상기 제1 및 제2 극성의 추가적인 내부 전극 각각은 제1 및 제2 측면에 각각 인출되어 상기 외부 전극들에 연결된 총 2개의 리드를 가질 수 있다. 상기 제1 커패시터부 내의 각각의 추가적인 내부 전극에 있어서, 제1 측면으로 인출된 리드는 제2 측면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋될 수 있다. 상기 제1 커패시터부에서는, 상기 제1 및 제2 측면 각각에 인출된 리드들은 각 측면에서 볼 때 적층방향을 따라 지그재그 형태로 배치될 수 있다.

본 발명에 따르면, ESL의 증가가 최대한 억제되면서 효율적으로 ESR이 증가된 다단자 적층형 칩 커패시터를 구현할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소이다.

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이고, 도 2는 도 1의 커패시터의 내부 전극 구조를 나타낸 도면으로서 z축에 수직인 면으로 자른 횡단면도이다. 또한 도 3은 도 1의 커패시터의 리드 배치를 나타낸 평면도이고, 도 4는 도 1의 커패시터의 Y-Y' 라인을 따라 자른 단면도이다.

도 1을 참조하면, 커패시터(100)는 서로 대향하는 제1 측면(first side face: S1) 및 제2 측면(second side face: S2)과, 서로 대향하는 제1 단면(first end face: E1) 및 제2 단면(second side face: E2)를 갖는 직육면체 형상의 커패시터 본체(110)를 구비한다. 커패시터 본체(110)는 상하면에 평행한 복수의 유전체층(도 2의 도면부호 110a 참조)의 적층물을 갖는다.

커패시터 본체(110)의 제1 및 제2 측면(S1, S2)에는, 복수의 외부 전극(131, 132, 133, 134, 135, 136, 137, 138)이 배치되어 적층 방향(z축 방향)을 따라 연장되어 있다. 도시된 바와 같이 각 측면(S1, S2)에는 이종 극성(+ 극성 및 - 극성)의 외부 전극이 서로 교대로 배치된다. 제1 내지 제4 외부 전극(131~134)은 제1 측면(S1) 상에서 제1 단면측(E1)측으로부터 제2 단면(E2) 쪽으로 순차적으로 배치되고, 제5 내지 제8 외부 전극(135~138)은 제2 단면(E2)측으로부터 제1 단면(E1) 쪽으로 순차적으로 배치되어 있다. 본 실시형태의 커패시터는 8개의 외부 전극을 갖는 8단자 커패시터에 해당하지만 본 발명이 이에 한정되는 것은 아니다.

도 1 내지 4를 참조하면, 커패시터 본체(110) 내에는, 유전체층(110a) 상에 복수의 내부 전극(121~128)이 적층 방향을 따라 배치되어 있다. 복수의 내부 전극(121~128)은 유전체층(110a)을 사이에 두고 이종 극성의 내부 전극이 서로 대향하도록 교대로 배치되며, 각각의 내부 전극(121~128)은 커패시터 본체(110)의 제1 또는 제2 측면(S1, S2)으로 인출되어 외부 전극(131~138)에 접속되는 1개의 리드(121a~128a)를 갖는다. 이러한 제1 내지 제8 내부 전극(121~128)은 적층 방향을 따라 순차 배치되어 하나의 블록을 형성하고, 필요한 용량을 확보하도록 이 블록(121~128)은 적층 방향을 따라 1회 이상 반복 배치될 수 있다(도 4 참조). 즉, 내부 전극들은 121-122-123-124-125-126-127-128-121-122-123-124-...의 순서로 적층될 수 있다.

도 2를 참조하면, 제1 내부 전극(121)의 리드(121a)는 제7 외부 전극(137)에 접속되도록 배치되고, 제2 내부 전극(122)의 리드(122a)는 제4 외부 전극(134)에 접속되도록 배치되고, 제3 내부 전극(123)의 리드(123a)는 제1 외부 전극(131)에 접속되도록 배치되고, 제4 내부 전극(124)의 리드(124a)는 제6 외부 전극(136)에 접속되도록 배치된다. 또한 제5 내부 전극(125)의 리드(125a)는 제3 외부 전극(133)에 접속되도록 배치되고, 제6 내부 전극(126)의 리드(126a)는 제8 외부 전극(138)에 접속되도록 배치되고, 제7 내부 전극(127)의 리드(127a)는 제5 외부 전극(135)에 접속되도록 배치되고, 제8 내부 전극(128)의 리드(128a)는 제2 외부 전 극(132)에 접속되도록 배치된다.

상술한 내부 전극의 리드 배치를 갖는 본 실시형태에 따르면, 수직으로(적층 방향으로 또는 z축 방향으로) 인접한 이종 극성의 내부 전극(예컨대, 제1 내부 전극(121)과 제2 내부 전극(122))의 리드(121a, 122a) 간의 수평 거리는 동일 측면에 배치된 인접한 이종 극성의 외부 전극 간 피치(도 1의 도면부호 p)보다 더 크다. 도 3에 도시된 바와 같이 인접한 외부 전극간 피치(P)는 수직으로 볼 때의 리드들간의 수평 방향의 피치(P)와 같기 때문에, 본 실시형태에서는 인접한 이종 극성의 내부 전극 간 수평 거리는 리드들간의 수평 방향의 피치보다 더 크다. 따라서, 적층 방향으로 인접한 이종 극성의 내부 전극의 리드(예컨대, 리드 121a와 리드 122a)는 서로 인접하지 않게 된다. 결국, 서로 대향하는 이종 극성의 내부 전극에 의해 형성되는 전류 경로(current path)가 길어지게 되고(도 2의 점선 또는 실선 화살표 참조), 이러한 증가된(길어진) 전류 경로로 인하여 커패시터의 ESR은 증가하게 된다.

커패시터 동작 중 내부 전극 내의 전류 경로는 인접한 이종 극성의 내부 전극의 리드 배치에 의해 지배되며, 인접한 이종 극성의 내부 전극에서 + 극성의 리드로부터 - 극성의 리드 쪽으로 향하는 전류 흐름이 형성된다. 예를 들어, 도 2를 참조하면, + 극성의 제1 내부 전극(121)의 리드(121a)로부터 - 극성의 제2 내부 전극(122)의 리드(122a) 쪽으로 향하는 전류 흐름이 제1 및 제2 내부 전극에 형성된 다(제1 및 제2 내부 전극 내의 실선 화살표). 또한 + 극성의 제3 내부 전극의 리드(123a)로부터 - 극성의 제2 내부 전극의 리드(122a) 쪽으로 향하는 전류 흐름이 형성된다(제2 및 제3 내부 전극 내의 점선 화살표). 마찬가지로, 도 2에서, 제3 및 제4 내부 전극의 리드 간 전류 경로, 제5 및 제6 내부 전극의 리드 간 전류 경로, 제7 및 제8 내부 전극의 리드 간 전류 경로는 모두 실선 화살표로 표시되어 있다. 또한 제4 및 제5 내부 전극의 리드 간 전류 경로, 제6 및 제7 내부 전극의 리드 간 전류 경로, 제8 및 제1 내부 전극의 리드 간 전류 경로는 모두 점선 화살표로 표시되어 있다.

도 2에서 화살표로 표시된 전류 흐름의 경로(전류 경로)로부터 알 수 있는 바와 같이, 내부 전극들(121~128)에 형성되는 전류 흐름은 내부 전극의 장변 방향(x축 방향) 및 단변 방향(y축 방향) 중 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 서로 수직이다. 예를 들어, 제1 내부 전극(121) 내의 점선 화살표로 표시된 전류 흐름은 제2 내부 전극(122) 내의 점선 화살표로 표시된 전류 흐름과 수직을 이룬다. 또한 제2 내부 전극(122) 내의 실선 화살표로 표시된 전류 흐름은 제3 내부 전극(123) 내의 실선 화살표로 표시된 전류 흐름에 대하여 단변 방향(y축 방향)에 있어서 서로 역방향 성분을 갖는다(즉, 하나는 + y 방향의 전류 성분을 갖고 다른 하나는 - y 방향의 전류 성분을 가짐).

상술한 바와 같이 내부 전극들에 형성되는 전류 흐름이 장변 방향과 단변 방 향 중 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 또는 서로 수직이므로, 동일 방향의 전류 흐름으로 인한 상호 인덕턴스가 부분적으로 소거되거나 발생하지 않게 된다. 이에 따라, 상술한 전류 경로의 증가에 따른 ESL의 증가를 최대한 억제할 수 있게 된다.

도 5는 본 발명의 다른 실시형태에 따른 커패시터의 내부 전극 구조를 나타낸 횡단면도이다. 도 5의 내부 전극 구조를 갖는 커패시터 역시 도 1의 커패시터 외형을 가진다. 도 5의 실시형태에서는, 도 2의 실시형태와 비교할 때 제1 내부 전극(121')은 제7 외부 전극(137)에 접속되는 리드(121a)외에 제5 외부 전극(135)에 접속되는 리드(121b)를 더 갖는다. 다른 내부 전극(122~128)의 리드 배치 및 외부 전극과의 연결 관계는 도 2에서 설명한 바와 같다. 이에 따라, 도 2의 실시형태와 비교해 볼 때, 제1 및 제2 내부 전극(121, 122)에는 + 극성의 리드(121b)로부터 - 극성의 리드(122a) 쪽으로 향하는 전류 경로(실선 화살표)가 추가적으로 형성된다. 또한 제8 및 제1 내부 전극(128, 121)에는 + 극성의 리드(121b)로부터 - 극성의 리드(128a) 쪽으로 향하는 전류 경로(점선 화살표)가 추가적으로 형성된다.

도 5의 실시형태에서도, 적층 방향으로 인접한 이종 극성의 내부 전극(예컨대, 제1 내부 전극(121')와 제2 내부 전극(122))의 리드 간의 수평 거리(예컨대, 121a와 122a 간의 수평 거리 또는 121b와 122a 간의 수평 거리)는 동일 측면에 배치된 인접한 이종 극성의 외부 전극 간 피치(도 1의 도면부호 P), 즉 리드들간의 수평 방향의 피치(도 3의 도면부호 P)보다 더 크다. 따라서, 적층 방향으로 인접한 이종 극성의 내부 전극의 리드는 서로 인접하지 않게 되어 내부 전극 내의 전류 경로가 길어지고 이에 의해 커패시터의 ESR은 증가한다. 또한 도 5의 화살표(점선 및 실선 화살표)로 표시된 바와 같이, 내부 전극 내의 전류 흐름이 장변 방향과 단변 방향 중 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 서로 수직 방향이 되고, 이에 따라 ESL의 증가를 억제할 수 있게 된다.

도 6은 본 발명의 또 다른 실시형태에 따른 커패시터의 내부 전극 구조를 나타낸 횡단면도이다. 도 6의 내부 전극 구조를 갖는 커패시터 역시 도 1의 커패시터 외형을 가진다. 도 6의 실시형태에서는, 도 5의 실시형태와 비교할 때 제4 내부 전극(124')은 제6 외부 전극(136)에 접속되는 리드(124a)외에 제8 외부 전극(138)에 접속되는 리드(124b)를 더 갖는다. 다른 내부 전극(121', 122, 123, 125~128)의 리드 배치와 외부 전극과의 연결관계는 도 5의 실시형태에서와 같다. 도 5의 실시형태와 비교해 볼 때, 제3 및 제4 내부 전극(123, 124)에는 + 극성의 리드(123a)로부터 - 극성의 리드(124b) 쪽으로 향하는 전류 경로(실선 화살표)가 추가적으로 형성된다. 또한 제4 및 제5 내부 전극(124, 125)에는 + 극성의 리드(125a)로부터 - 극성의 리드(124b) 쪽으로 향하는 전류 경로(점선 화살표)가 추가적으로 형성된다.

도 6의 실시형태에서도, 적층 방향으로 인접한 이종 극성의 내부 전극의 리드 간의 수평 거리는 동일 측면에 배치된 인접한 이종 극성의 외부 전극 간 피치보 다 더 크므로, 내부 전극 내의 전류 경로가 길어지고 이에 의해 커패시터의 ESR은 증가한다. 또한 도 6의 점선 및 실선 화살표로 표시된 바와 같이, 내부 전극 내의 전류 흐름이 장변 방향과 단변 방향 중 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 서로 수직 방향이 되고, 이에 따라 ESL의 증가를 억제할 수 있게 된다.

도 7 및 도 8은 본 발명의 또 다른 실시형태들에 따른 커패시터의 내부 전극 구조를 나타낸 횡단면도들이다. 도 7 및 8의 실시형태 역시 도 1의 커패시터 외형을 가진다. 도 7 및 도 8의 실시형태에서도, 적층 방향으로 인접한 이종 극성의 내부 전극의 리드 간 수평 거리는 인접한 이종 극성의 외부 전극간 피치보다 더 크다. 또한 도 7 및 8의 화살표로 표시된 바와 같이, 내부 전극 내의 전류 흐름이 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 서로 수직이다.

도 7의 실시형태에서는, 도 6의 실시형태와 비교할 때 제5 내부 전극(125')은 제1 외부 전극(131)에 접속된 리드(125b)를 더 갖는다. 따라서, 도 6의 실시형태에 비하여, 제4 및 제5 내부 전극(124', 125')에는 + 극성의 리드(125b)로부터 - 극성의 리드(124a) 쪽으로 향하는 전류 경로(점선 화살표)와, + 극성의 리드(125b)로부터 - 극성의 리드(124b) 쪽으로 향하는 전류 경로(점선 화살표)가 추가적으로 형성된다. 또한 제5 및 제6 내부 전극(125', 126)에는 + 극성의 리드(125b)로부터 - 극성의 리드(126a) 쪽으로 향하는 전류 경로(실선 화살표)가 추가적으로 형성된다.

도 8의 실시형태에서는, 도 7의 실시형태와 비교할 때 제8 내부 전극(128')은 제4 외부 전극(134)에 접속된 리드(128b)를 더 가진다. 따라서, 도 7의 실시형태에 비하여, 제7 및 제8 내부 전극(127, 128')에는 + 극성의 리드(127a)로부터 - 극성의 리드(128b) 쪽으로 향하는 전류 경로(실선 화살표)가 추가적으로 형성된다. 또한 제8 및 제1 내부 전극(128', 121')에는 + 극성의 리드(121a)로부터 - 극성의 리드(128b) 쪽으로 향하는 전류 경로(점선 화살표)와, + 극성의 리드(121b)로부터 - 극성의 리드(128b) 쪽으로 향하는 전류 경로(실선 화살표)가 추가적으로 형성된다.

상술한 바와 같이, 도 2, 도 5 내지 도 8의 실시형태에서는 각 내부 전극의 리드 개수가 1개 또는 2개로 제한되고 전류 경로를 형성하는 이종 극성의 리드들 간의 거리가 외부 전극간 피치보다 크다. 이에 따라 ESR의 증가에 대한 한계를 효율적으로 개선할 수 있게 된다. 또한 상호 역방향 성분을 갖거나 수직인 내부 전극들 내의 전류 흐름은 증가된 전류 경로로 인한 ESL의 증가를 억제하는 데에 기여한다.

도 9는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 단면도이다. 도 9의 커패시터의 외형 역시 도 1에 도시된 커패시터 외형과 마찬가지이다. 도 9의 커패시터(200)는 상술한 실시예에 따른 내부 전극 구조(121~128)와 함께, 추가적인 내부 전극 구조(141, 142)를 혼용하여 사용한다.

도 9에 도시된 바와 같이, 커패시터 본체(110)는 적층 방향을 따라 배열된 제1 커패시터부(CR1)과 제2 커패시터부(CR2)를 포함한다. 제2 커패시터부(CR2)는 상술한 제1 내지 제8 내부 전극(121~128)을 포함한다. 제1 커패시터부(CR1)는 추가적인 내부 전극 구조(141, 142)를 포함한다. 제1 커패시터부(CR1)에서, + 극성의 내부 전극(141)과 - 극성의 내부 전극(142)이 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되어 있다. 제1 커패시터부(CR1)를 형성하는 추가적인 내부 전극들(141, 142)의 리드(141a~141d, 142a~142d)는 도 10에 도시된 바와 같이 종래의 깍지낀 형태의 배열(interdigitated arrangement) 구조를 갖는다.

제1 커패시터부(CR1)는 커패시터 본체(110)의 하단부에 배치되고, 제2 커패시터부(CR2)는 제1 커패시터부(CR2) 위에 배치되어 있다. 여기서, 커패시터 본체(110)의 하면 또는 하단은 커패시터가 회로 기판 상에 실장될 경우 실장면에 가까운 측에 위치하고 커패시터 본체(110)의 상면 또는 상단은 하면 또는 하단의 반대측에 해당한다. 따라서, 커패시터의 실장면에 가까운 내부 전극부터 순서대로 내부 전극의 적층 순서를 나타내면, 141-142-141-142-.... 121-122-123-124-125-126-127-128-... 이다.

도 10에 도시된 바와 같이, 제1 커패시터부(CR1) 내의 추가적인 내부 전 극(141, 142) 각각은 4개의 리드(141a, 141b, 141c, 141d) (142a, 142b, 142c, 142d)를 갖는다. + 극성의 내부 전극(141)의 리드(141a~141d)와 - 극성의 내부 전극(142)의 리드(142a~142d)는 서로 인접하여 깍지낀 형태의 배열로 배치되고, 해당 극성의 외부 전극(131~138)에 연결된다.

제1 커패시터부(CR1)에서는, 수직으로 인접한 이종 극성의 내부 전극(141, 142)의 리드간 최단 수평 거리(예컨대, + 극성의 141a와 - 극성의 142a 간의 거리 또는 + 극성의 141b와 - 극성의 142b 간의 거리)는 인접한 이종 극성의 외부 전극간 피치(도 1 또는 3의 도면부호 P)와 같다. 특히, 수직으로 인접한 이종 극성의 내부 전극(141, 142)의 리드(예컨대, 141a와 142a)는 항상 서로 인접하게 배치된다. 이에 따라, 제1 커패시터부(CR1)의 내부 전극(141, 142)에는 이종 극성의 인접한 리드들(예컨대, 141a와 142a) 사이에서 매우 짧은 전류 경로가 형성된다. 또한 제1 커패시터부(CR1)에서의 깍지낀 리드 구조는 역방향의 전류 흐름을 형성하여 상호 인덕턴스 소거한다. 결국, 제1 커패시터부(CR1)의 1층당 ESL은 제2 커패시터부(CR2)의 1층당 ESL보다 낮게 될 수 있다. 여기서 1층당 ESL은 서로 대향하는 인접한 1쌍의 이종 극성 내부 전극에 의해 제공되는 ESL을 말한다. 또한 상술한 바와 같이, 내부 전극(121~128)에서의 길어진 전류 경로로 인해 제2 커패시터부(CR2)의 1층당 ESR은 제1 커패시터부(CR1)의 1층당 ESR보다 더 높게 된다.

더 낮은 1층당 ESL을 갖는 제1 커패시터부(CR1)을 최하단에 배치하고 그 위 에 1층당 고ESR을 갖는 제2 커패시터부(CR2)를 배치하면, 고주파에서 커패시터 내에 흐르는 전류는 낮은 1층당 ESL을 갖는 하단의 내부 전극(141, 142)에 집중되어 흐르게 되므로 실질적인 전류 루프에 의한 전류 경로가 짧아져서 전체 ESL은 더욱 낮게 유지되면서도, 전체 ESR은 크게 증가될 수 있다.

제1 및 제2 커패시터부(CR1, CR2)를 갖는 커패시터(200)는, 제2 커패시터부(CR2)로서 상술한 내부 전극(121~128) 대신에 다른 실시형태에 따른 내부 전극 구조를 사용할 수도 있다. 예컨대, 커패시터(200)는 제2 커패시터부(CR2)로서 도 5 내지 도 8의 실시형태 중 어느 하나의 내부 전극 구조를 사용할 수도 있다. 이 경우에도 도 9 및 10을 참조하여 설명한 바와 마찬가지로 저ESL 및 고ESR 효과를 얻을 수 있다.

또한, 커패시터(200)의 제1 커패시터부(CR1)는 깍지낀 리드 구조를 갖는 내부 전극(141, 142) 구조에 한정되는 것은 아니며, 커패시터(200)의 제1 커패시터부(CR1)로서 다른 형태의 내부 전극 구조가 사용될 수도 있다. 도 11 및 도 12는 제1 커패시터부(CR1)로서 사용될 수 있는 다른 예들의 내부 전극 구조를 도시한 것이다.

도 11을 참조하면, 복수의 + 극성 내부 전극(161, 163, 165, 167)과 - 극성 내부 전극(162, 164, 166, 168)이 서로 대향하여 교대로 배치되어 제1 커패시터 부(CR1)을 형성한다. 이 내부 전극 (161~168) 구조는 반복하여 적층될 수도 있다. 내부 전극(161~168) 각각은 단 1개의 리드(161a~168a)를 가지며 대응하는 외부 전극(131~138)에 연결된다. 동일 측면으로 인출되는 리드를 갖는 수직으로 인접한 이종 극성의 내부 전극의 리드(예컨대, 161a와 162a)는 동일 측면 상의 서로 인접하는 외부 전극(예컨대, 131과 132)에 접속되도록 서로 인접하에 배치된다. 따라서 인접한 이종 극성의 리드간 최단 수평 거리는 인접한 외부 전극 간 피치(도 1의 도면부호 P)와 같다. 특히 순차적으로 적층된 내부 전극의 리드(161a~168a)는 커패시터 본체의 둘레를 따라 순차적으로 외부 전극(131~138)에 연결된다. 다시 말해서, 내부 전극(161~168)의 리드들(161a~168a)은 도 11에 도시된 바와 같이 커패시터 본체의 둘레를 따라 시계방향으로 순차적으로 배치되어 있다.

도 12를 참조하면, 제1 커패시터부(CR1)의 또 다른 예로서, 각각 2개의 리드를 갖는 내부 전극들(181~186)이 사용될 수 있다. 이러한 내부 전극(181~186) 구조는 반복하여 적층될 수 있다. + 극성 내부 전극(181, 183, 185)과 - 극성 내부 전극(182, 184, 186) 각각은 제1 측면으로 인출된 1개의 리드(181a~186a)와 제2 측면으로 인출된 1개의 리드(181b~186b)를 갖는다.

도 12의 내부 전극 구조에 따르면, 제1 측면과 제2 측면 각각에서 볼 때 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 예를 들어, 제1 측면으로 인출된 리드들(181a~186a)은 적층 방향을 따라 131-132-133-134-133-132-131-132- 133- ...의 순서로 외부 전극에 각각 접속되도록 배치된다. 이러한 지그재그형 리드 배치는 적층 방향으로 인접한 동일 극성의 리드들(예컨대, 182a와 186a) 간의 상호 인덕턴스를 감소시켜 주는 잇점을 제공한다. 또한, 각각의 내부 전극(181~186)에 있어서, 제1 측면으로 인출된 리드(예컨대, 181a)는 제2 측면으로 인출된 리드(예컨대, 181b)에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋되도록 배치된다. 상술한 지그재그형 리드 배치와 오프셋된 리드 배치에 의해, 제1 커패시터부(CR1) 내의 모든 동일 극성 내부 전극들은 커패시터 내에서 전기적으로 서로 연결되어진다.

커패시터(200)의 제1 커패시터부(CR1)로서 도 10의 내부 전극 구조(141, 142) 대신에 도 11의 내부 전극(161~168) 구조 또는 도 12의 내부 전극(181~186) 구조를 사용하는 경우에도, 도 9 및 10을 참조하여 설명한 바와 마찬가지로 저ESL 및 고ESR 효과를 얻을 수 있다. 제1 커패시터부(CR1)로서 도 11 또는 12의 내부 전극 구조를 사용하는 경우에도, 제2 커패시터부(CR2)로서 도 2의 내부 전극 구조 대신에 도 5 내지 도 8 중 어느 하나의 내부 전극 구조를 사용할 수도 있다.

도 13은 커패시터(200)의 제2 커패시터부(CR2)로서 사용될 수 있는 다른 예의 내부 전극 구조를 도시한 것이다. 도 13을 참조하면, 제1 내지 제4 내부 전극(191~194)은 적층 방향을 따라 순차 배치되어 제2 커패시터부(CR2)를 형성한다. 필요한 용량을 확보하기 위해, 내부 전극(191~194) 구조는 반복 적층될 수 있다.

도 13에 도시된 바와 같이, 내부 전극(191~194) 각각은 하나의 리드(191a~194a)를 갖는다. 제1 내부 전극(191)의 리드(191a)는 제1 측면(S1)에 배치된 외부 전극들(131~134) 중 제2 단면(E2)측에 가장 인접한 외부 전극(134)에 연결되고, 제2 내부 전극(192)의 리드(192a)는 제1 측면(S1)에 배치된 외부 전극들(131~134) 중 제1 단면(E1)측에 가장 인접한 외부 전극(131)에 연결된다. 제3 내부 전극(193)의 리드(193a)는 제2 측면(S2)에 배치된 외부 전극들(135~138) 중 제1 단면(E1)측에 가장 인접한 외부 전극(138)에 연결되고, 제4 내부 전극(194)의 리드(194a)는 제2 측면(S2)에 배치된 외부 전극들(134~138) 중 제2 단면(E2)측에 가장 인접한 외부 전극(135)에 연결된다.

상술한 리드 배치를 구비함으로써, 수직으로 인접한 이종 극성의 내부 전극의 리드간 수평 거리는 인접한 이종 극성의 외부 전극간 피치(P)보다 더 크게 된다. 이에 의해 제2 커패시터부(CR2)의 ESR은 크게 증가할 수 있다. 또한 도 13의 화살표로 표시된 바와 같이, 내부 전극(191~194) 내의 전류 흐름은 내부 전극의 장변 방향(x축 방향) 또는 단변 방향(y축 방향)에 있어서 역방향 성분을 갖거나 서로 수직이 된다.

도 14는 본 발명의 또 다른 실시형태에 따른 커패시터의 단면도이다. 도 14의 커패시터(300)는 도 1의 커패시터와 같은 외형을 가지며 도 4 또는 9의 단면도 와 비교될 수 있다. 도 14의 실시형태는 제2 커패시터부(CR2) 위에 또 하나의 제1 커패시터부를 더 적층한 형태에 해당한다.

도 14에 도시된 바와 같이, 커패시터 본체(110)의 상단부 및 하단부에 2개의 제1 커패시터부(CR1a, CR1b: CR1)이 배치되고, 상하단부의 제1 커패시터부(CR1a, CR1b) 사이에 제2 커패시터부(CR2)가 배치되어 있다. 제1 커패시터부(CR1a, CR1b)에는 내부 전극(141, 142)이 교대로 배치되고, 제2 커패시터부(CR2)에는 상술한 내부 전극들(191~194)이 배치되어 있다. 실장면으로부터 가까운 내부 전극부터 순서대로 내부 전극 순서를 나타내면 141-142-141-142- ...191-192-193-194-191-192- ... 141-142-141-142- ... 이다.

특히, 상하단의 제1 커패시터부(CR1a, CR1b)는 서로 대칭적으로 배치되고, 적층형 칩 커패시터가 상하 대칭성을 가질 수 있다. 이로써 커패시터의 실장의 대칭성을 확보할 수 있어, 커패시터의 상하면 구별없이 실장면에 실장될 수 있다. 본 실시예에서도 역시 고주파에서 커패시터 내에 흐르는 전류는 기존의 내부 전극 구조(141, 142)에 집중되어 흐르게 되므로 낮은 ESL을 유지하면서도 크게 증가된 ESR을 구현할 수 있다.

상술한 실시형태에서는, 제1 커패시터부(CR1a, CR1b)로서 내부 전극(141, 142) 구조를 사용하고 제2 커패시터부(CR2)로서 내부 전극(191~194) 구조를 사용하 지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 커패시터부(CR1a, CR1b)로서 도 10 내지 12 중 어느 하나의 예에 따른 내부 전극 구조를 사용할 수 있고, 제2 커패시터부(CR2)로서 도 2, 도 5 내지 8 중 어느 하나의 실시형태에 따른 내부 전극 구조를 사용할 수도 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

도 1은 본 발명의 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이다.

도 2는 도 1의 커패시터의 내부 전극 구조를 나타낸 도면으로서 z축에 수직인 면으로 자른 횡단면도이다.

도 3은 도 1의 커패시터의 리드 배치를 나타낸 평면도이다.

도 4는 도 1의 커패시터의 Y-Y' 라인을 따라 자른 단면도이다.

도 5는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 6은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 7은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 8은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 9는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 단면도이다.

도 10은 도 9의 제1 커패시터부의 내부 전극 구조를 나타낸 횡단면도이다.

도 11은 본 발명의 다른 실시형태에 따른 커패시터의 제1 커패시터부의 내부 전극 구조를 나타낸 횡단면도이다.

도 12는 본 발명의 또 다른 실시형태에 따른 커패시터의 제1 커패시터부의 내부 전극 구조를나타낸 횡단면도이다.

도 13은 본 발명의 또 다른 실시형태에 따른 커패시터의 제2 커패시터부의 내부 전극 구조를 나타낸 횡단면도이다.

도 14는 본 발명의 또 다른 실시형태에 따른 커패시터의 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터 110: 커패시터 본체

110a: 유전체층 121 ~ 128: 내부 전극

131 ~ 138: 외부 전극 121a ~ 128a: 리드

S1: 제1 측면(first side face) S2: 제2 측면(second side face)

E1: 제1 단면(first end face) E2: 제2 단면(second end face)

Claims

복수의 유전체층의 적층에 의해 형성되고 서로 대향하는 제1 및 제2 측면과 서로 대향하는 제1 및 제2 단면을 갖는 커패시터 본체;

각각 적층방향을 따라 연장되도록 상기 제1 및 제2 측면 각각에서 이종 극성의 외부 전극이 서로 교대하도록 배치된 복수의 외부 전극; 및

상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 이종 극성의 내부 전극이 서로 대향하도록 교대로 배치되고, 각각 상기 커패시터 본체의 외면으로 인출되어 상기 외부 전극에 접속된 1개 또는 2개의 리드를 갖는 복수의 내부 전극;을 포함하고,

적층방향으로 인접한 이종 극성의 내부 전극의 리드간 수평 거리는 상기 커패시터 본체의 동일 측면에 배치된 인접한 이종 극성의 외부 전극간 피치보다 더 크고,

상기 내부 전극들 내에 형성되는 전류 흐름은 상기 내부 전극의 장변방향 및 단변방향 중 적어도 하나의 방향에 있어서 역방향 성분을 갖거나 서로 수직인 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 커패시터는 8단자 커패시터이고, 상기 복수의 외부 전극은 제1 내지 제8 외부 전극을 포함하고, 제1 내지 제4 외부 전극은 제1 단면측으로부터 제2 단면 쪽으로 제1 측면 상에 순차적으로 배치되고, 제5 내지 제8 외부 전극은 제2 단면측으로부터 제1 단면 쪽으로 제2 측면 상에 순차적으로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제2항에 있어서,

상기 내부 전극은 상기 적층 방향으로 순차적으로 연속하여 배치된 제1 내지 제8 내부 전극을 포함하되, 상기 제1 내지 제8 내부 전극은 하나의 블록을 형성하고 상기 블록이 반복하여 적층된 것을 특징으로 하는 적층형 칩 커패시터.
제3항에 있어서,

상기 제1 내지 제8 내부 전극 각각은 제1 측면 및 제2 측면 중 어느 하나에 인출된 1개 또는 2개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제4항에 있어서,

상기 제1 내부 전극은 제7 외부 전극에 접속된 리드를 갖고, 상기 제2 내부 전극은 제4 외부 전극에 접속된 리드를 갖고, 상기 제3 내부 전극은 제1 외부 전극에 접속된 리드를 갖고, 상기 제4 내부 전극은 제6 외부 전극에 접속된 리드를 갖고, 상기 제5 내부 전극은 제3 외부 전극에 접속된 리드를 갖고, 상기 제6 내부 전극은 제8 외부 전극에 접속된 리드를 갖고, 상기 제7 내부 전극은 제5 외부 전극에 접속된 리드를 갖고, 상기 제8 내부 전극은 제2 외부 전극에 접속된 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제5항에 있어서,

상기 제1 내부 전극은 제5 외부 전극에 접속된 리드를 더 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제6항에 있어서,

상기 제4 내부 전극은 8 외부 전극에 접속된 리드를 더 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 5 내부 전극은 1 외부 전극에 접속된 리드를 더 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제8항에 있어서,

상기 제8 내부 전극은 제4 외부 전극에 접속된 리드를 더 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와 제2 커패시터부를 포함하고,

상기 제2 커패시터부는 상기 복수의 내부 전극을 포함하고, 상기 제1 커패시터부는 상기 본체 내에서 유전체층을 사이에 두고 이종 극성의 내부 전극이 서로 대향하도록 배치된 복수의 추가적인 내부 전극을 포함하고,

상기 제1 커패시터부 내에서는, 상기 복수의 추가적인 내부 전극 각각은 상기 제1 또는 제2 측면으로 인출된 적어도 하나의 리드를 갖고, 동일 측면으로 인출된 리드를 갖는 적층 방향으로 인접한 이종 극성의 추가적인 내부 전극의 리드간 최단 수평 거리는 동일 측면에 배치된 인접한 이종 극성의 외부 전극간 피치와 같은 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부 내에서는, 수직으로 인접한 이종 극성의 내부 전극의 리드는 항상 서로 인접하게 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 커패시터 본체 내의 상단 및 하단에 각각 상기 제1 커패시터부가 배치되고, 상기 제2 커패시터부는 상기 상하단 제1 커패시터부 사이에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제13항에 있어서,

상기 상하단의 제1 커패시터부는 서로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제2 커패시터부 내의 서로 대향하는 1쌍의 내부 전극에 의해 제공되는 1층당 ESR은, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 추가적인 내부 전극에 의해 제공되는 1층당 ESR보다 크고, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 추가적인 내부 전극에 의해 제공되는 1층당 ESL은, 상기 제2 커패시터부 내의 서로 대향하는 1쌍의 내부 전극에 의해 제공되는 1층당 ESL보다 작은 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제2 커패시터부 내에서 상기 복수의 내부 전극은 순차적으로 연속하여 적층된 제1 내지 제4 내부 전극을 포함하되, 상기 제1 내지 제4 내부 전극 각각은 하나의 리드를 갖고,

상기 제1 내부 전극의 리드는 상기 제1 측면에 배치된 외부 전극들 중 상기 제2 단면측에 가장 인접한 외부 전극에 연결되고, 상기 제2 내부 전극의 리드는 상기 제1 측면에 배치된 외부 전극들 중 상기 제1 단면측에 가장 인접한 외부 전극에 연결되고, 상기 제3 내부 전극의 리드는 상기 제2 측면에 배치된 외부 전극들 중 상기 제1 단면측에 가장 인접한 외부 전극에 연결되고, 상기 제4 내부 전극의 리드는 상기 제2 측면에 배치된 외부 전극들 중 상기 제2 단면측에 가장 인접한 외부 전극에 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부 내의 상기 복수의 추가적인 내부 전극은 서로 대향하여 교대로 배치된 복수의 제1 및 제2 극성의 추가적인 내부 전극을 포함하되, 상기 제1 및 제2 극성의 추가적인 내부 전극 각각은 2개 이상의 리드를 갖고, 상기 제1 극성의 추가적인 내부 전극의 리드는 제2 극성의 추가적인 내부 전극의 리드와 인접하여 깍지낀 형태의 배열로 배치되어 해당 극성의 상기 외부 전극들에 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부 내의 상기 복수의 추가적인 내부 전극은 서로 대향하여 교대로 배치된 복수의 제1 및 제2 극성의 추가적인 내부 전극을 포함하되, 상기 제1 및 제2 극성의 추가적인 내부 전극 각각은 외부 전극에 연결된 단 1개의 리드를 갖고,

상기 제1 커패시터부에 있어서, 동일 측면으로 인출된 리드를 갖는, 적층 방향으로 인접하는 이종 극성의 추가적인 내부 전극의 리드는 상기 동일 측면 상의 서로 인접하는 외부 전극에 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부 내의 상기 복수의 추가적인 내부 전극은 서로 대향하여 교대로 배치된 복수의 제1 및 제2 극성의 추가적인 내부 전극을 포함하되, 상기 제1 및 제2 극성의 추가적인 내부 전극 각각은 제1 및 제2 측면에 각각 인출되어 상기 외부 전극들에 연결된 총 2개의 리드를 갖고,

상기 제1 커패시터부 내의 각각의 추가적인 내부 전극에 있어서, 제1 측면으로 인출된 리드는 제2 측면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋되고,

상기 제1 커패시터부 내의 상기 복수의 추가적인 내부 전극의 리드들은 제1 및 제2 측면의 각각에서 볼 때 적층방향을 따라 지그재그 형태로 배치된 것을 특징으로 하는 적층형 칩 커패시터.