KR20170024749A

KR20170024749A - 적층 세라믹 커패시터 및 그 실장 기판

Info

Publication number: KR20170024749A
Application number: KR1020150120145A
Authority: KR
Inventors: 이교광; 김진; 안영규; 김창수
Original assignee: 삼성전기주식회사
Priority date: 2015-08-26
Filing date: 2015-08-26
Publication date: 2017-03-08
Also published as: KR101771798B1; US10079101B2; JP6879620B2; US20180330885A1; US11094467B2; JP2017045977A; US20170062133A1

Abstract

본 발명은, 외부 전극이 세라믹 바디의 실장 면에 이격되게 배치되는 수직 적층형 3단자 구조에서, 내부 전극은 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 확장하여 형성하며, 세라믹 바디의 실장 면과 대향되는 면에 절연층을 형성한 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.

최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다.

이 중 적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있고, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.

특히, IC의 고성능화에 따라 디커플링 커패시터의 사용이 증가되고 있으며, 이에 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고, 이를 통해 커패시터의 인덕턴스를 줄일 수 있는 수직 적층형 3단자 구조의 MLCC인 소위 LICC(Low Inductance Chip Capacitor)의 수요가 증대되고 있다.

일본공개특허 평10-50545 호

본 발명의 목적은, 저 ESL 특성을 극대화하면서 용량을 더 증가시킬 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 외부 전극이 세라믹 바디의 실장 면에 이격되게 배치되는 수직 적층형 3단자 구조에서, 내부 전극은 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 확장하여 형성하며, 세라믹 바디의 실장 면과 대향되는 면에 절연층을 형성한 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

본 발명의 일 실시 형태에 따르면, 수직 적층형 3단자 구조로서 ESL을 낮출 수 있을 뿐만 아니라, 제1 및 제2 내부 전극이 서로 오버랩되는 면적을 증가시켜 적층 세라믹 커패시터의 용량을 더 증가시킬 수 있는 효과가 있다.

도 1a 및 도 1b는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1a의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이다.
도 3은 도 1a의 적층 세라믹 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 4a 및 도 4b는 도 1a의 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6a 및 도 6b는 도 5의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 개략적으로 나타낸 평면도이다.
도 7a 및 도 7b는 도 5의 단면도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9a 및 도 9b는 도 8의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 개략적으로 나타낸 평면도이다.
도 10a 및 도 10b는 도 8의 단면도이다.
도 11은 도 1a의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 12는 도 11의 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.

적층 세라믹 커패시터

도 1a는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1a의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이고, 도 3은 도 1a의 적층 세라믹 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 4a 및 도 4b는 도 1a의 단면도이다.

도 1a 내지 도 4b를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 바디(110)와 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역, 제1 내지 제3 외부 전극(131-133) 및 절연층(150)을 포함한다.

본 실시 형태의 적층 세라믹 커패시터(100)는 3개의 외부 전극을 가지며, 커패시터 내의 적층된 내부 전극이 기판의 실장 면에 대해 수직으로 배치되는 일명 3단자 수직 적층형 커패시터로 볼 수 있다.

세라믹 바디(110)는 서로 마주보는 두께 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 길이 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 폭 방향의 제5 및 제6 면(S5, S6)을 가질 수 있다.

이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 면(S1)으로 정의하여 설명하기로 한다.

이러한 세라믹 바디(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.

세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 내부 전극을 갖는 액티브영역과, 폭 방향의 마진부로서 상기 액티브영역의 양 측에 각각 배치되는 커버층(112, 113)을 포함할 수 있다.

상기 액티브영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 폭 방향으로 반복적으로 적층하여 형성할 수 있다.

커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

이러한 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브영역의 폭 방향의 양 측에 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 세라믹 바디(110) 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)은 외부 이물질 침투를 방지하여 신뢰성을 높이기 위해 세라믹 바디(110)의 제3 및 제4 면(S3, S4)으로부터 일정거리 이격되게 배치될 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이러한 제1 및 제2 내부 전극(121, 122)은, 이웃하는 내부 전극과 오버랩되어 용량 형성에 기여하는 제1 및 제2 바디부(121a, 122a)와, 제1 및 제2 바디부(121a, 122a)의 일부가 폭이 증가되어 세라믹 바디(110)의 실장 면 쪽으로 연장되는 영역으로서의 제1 및 제2 리드부(121b, 121b')와 제3 리드부(122b)를 각각 포함한다.

제1 및 제2 바디부(121a, 122a)는, 상단이 유전체층(111)의 상면을 통해 노출되도록 연장되며, 즉 제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되는 구조를 가진다.

이러한 구조에 따라, 제1 및 제2 내부 전극(121, 122)의 서로 오버랩되는 면적이 더 늘어나게 되고, 이에 적층 세라믹 커패시터(100)의 용량도 더 증가하게 된다.

또한, 위와 같이 제1 및 제2 바디부(121a, 122a)의 상단이 유전체층(111)의 상면을 통해 노출되면 탈바인더 경로가 증가되어 제품의 신뢰성을 향상시킬 수 있다.

제1 및 제2 리드부(121b, 121b')와 제3 리드부(122b)의 단부는 세라믹 바디(110)의 실장 면을 통해 외부로 노출된다.

또한, 제1 내지 제3 리드부(121b, 121b', 122b)는 특별히 제한되는 것은 아니나, 용량을 높이기 위해 제1 및 제2 바디부(121a, 122a) 에 비해 두께 방향으로 짧은 길이를 가질 수 있다.

본 실시 형태에서, 제1 및 제2 리드부(121b, 121b')는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 제1 내부 전극(121)의 제1 바디부(121a)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 통해 노출되도록 각각 연장되게 형성된다.

그리고, 제3 리드부(122b)는 제1 및 제2 리드부(121b, 121b') 사이에 배치되며, 제2 내부 전극(122)의 제2 바디부(122a)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.

제1 및 제2 외부 전극(131, 132)은 서로 같은 극성의 전기를 인가받는 전극으로서, 세라믹 바디(110)의 실장 면인 제1 면(S1)에 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제1 및 제2 리드부(121b, 121b')와 각각 접촉되어 전기적으로 접속된다.

또한, 제1 및 제2 외부 전극(131, 132)은 필요시 고착강도를 향상시킬 수 있도록 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.

또한, 도 1b에 도시된 바와 같이, 제1 및 제2 외부 전극(131', 132')은 필요시 고착 강도를 향상시키고 커패시터를 기판에 실장할 때 전기적 연결성을 더 높이기 위해, 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)의 일부까지 각각 연장되게 형성될 수 있다.

제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132)과 다른 극성의 전기를 인가 받는 전극으로서, 본 실시 형태에서는 예컨대 그라운드 단자로 활용될 수 있다.

제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132) 사이에 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제3 리드부(122b)와 접촉되어 전기적으로 접속된다.

또한, 제3 외부 전극(133)은 필요시 고착강도를 향상시킬 수 있도록 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.

2단자 적층 세라믹 커패시터는 세라믹 바디의 길이 방향으로 서로 마주 보는 양 면에 외부 전극이 배치되며, 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성되고, 유도 자기장의 크기가 커져 인덕턴스가 증가하는 문제가 발생된다.

본 실시 형태에서는, 세라믹 바디(110)의 두께 방향으로 실장 면인 제1 면(S1)에 제1 내지 제3 외부 전극(131-133)을 배치함으로써, 외부 전극에 교류가 인가될 때 전류의 경로를 줄여 전류 루프를 줄일 수 있고, 이에 유도 자기장의 크기가 줄어들어 커패시터의 인덕턴스(ESL)를 감소시킬 수 있다.

본 실시 형태에서 제1 내지 제3 리드부(121b, 121b', 122b)는, 폭이 제1 내지 제3 외부 전극(131-133)의 폭 보다 각각 좁게 형성될 수 있다.

즉, 이러한 구조에 따라, 제1 내지 제3 리드부(121b, 121b', 122b)는 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 부분이 제1 내지 제3 외부 전극(131-133)에 의해 각각 모두 커버되어, 내부 전극 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지할 수 있다.

한편, 본 실시 형태의 제1 내지 제3 외부 전극(131, 132, 133)은 도전층과 도금층을 포함할 수 있다.

예컨대, 제1 내지 제3 외부 전극(131-133)은 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제1 내지 제3 도전층(131a, 132a, 133a)과, 제1 내지 제3 도전층(131a, 132a, 133a)을 덮도록 형성된 제1 내지 제3 니켈(Ni) 도금층(131b, 132b, 133b)과, 제1 내지 제3 니켈 도금층(131b, 132b, 133b)을 덮도록 형성된 제1 내지 제3 주석(Sn) 도금층(131c, 132c, 133c)을 각각 포함한다.

이때, 제1 내지 제3 도전층(131a, 132a, 133a)은 제1 및 제2 내부 전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있다.

그러나, 본 발명은 이에 제한되지는 않으며, 예를 들어 구리(Cu), 은(Ag) 및 니켈(Ni) 등의 금속 분말로 형성될 수 있으며, 이러한 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.

절연층(150)은 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)에 배치되며, 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 바디부(121a, 122a)에서 세라믹 바디(110)의 제2 면(S2)을 통해 노출되는 부분을 커버하여 내부 전극 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 역할을 한다.

이 절연층(150)은 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 절연층(150)은 제조공정상에서 발생될 수 있는 세라믹 바디의 치핑(chipping) 불량을 개선할 수 있다.

또한, 적층 세라믹 커패시터를 사용하기 위해서 노즐을 세라믹 바디의 상면 쪽에 접촉하여 픽업하게 되는데, 이때 절연층(150)이 노즐 접촉시의 충격을 감소시킴으로써 제품의 내구성을 향상시킬 수 있다.

변형 예

도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 6a 및 도 6b는 도 5의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 개략적으로 나타낸 평면도이고, 도 7a 및 도 7b는 도 5의 단면도이다.

여기서, 앞서 설명한 일 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 내부 전극(21)의 제1 및 제2 리드부(21b, 21b'), 제2 내부 전극(22)의 제3 리드부(22b) 및 제1 및 제2 절연부(141, 142)에 대해 구체적으로 설명한다.

도 5 내지 도 7b를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100')는, 제1 내부 전극(21)이 제1 바디부(21a)와 제1 바디부(21a)에서 세라믹 바디(110')의 제1 면(S1)을 통해 노출되도록 길이가 연장된 제1 및 제2 리드부(21b, 21b')를 포함하며, 세라믹 바디(110')의 외부로 노출된 제1 및 제2 리드부(21b, 21b')의 일부가 제1 및 제2 외부 전극(131, 132)에 의해 커버되지 않고 세라믹 바디(110')의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.

그리고, 제2 내부 전극(22)은 제2 바디부(22a)와 제2 바디부(22a)에서 세라믹 바디(110')의 제1 면(S1)을 통해 노출되도록 길이가 연장된 제3 리드부(22b)를 포함하며, 세라믹 바디(110')의 외부로 노출된 제3 리드부(22b)의 일부가 제3 외부 전극(133)에 의해 커버되지 않고 세라믹 바디(110')의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.

그리고, 세라믹 바디(110')의 제1 면(S1)에는 제1 내지 제3 외부 전극(131-133)에 의해 커버되지 않고 세라믹 바디(110')의 제1 면(S1)을 통해 그대로 노출된 제1 내지 제3 리드부(21b, 21b', 22b)의 일부를 커버하도록 제1 및 제2 절연부(141, 142)가 배치된다.

제1 및 제2 절연부(141, 142)는 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 제1 절연부(141)는 세라믹 바디(110)의 제1 면(S1)에서 제1 및 제3 외부 전극(131, 133) 사이에 배치되며, 제2 절연부(142)는 세라믹 바디(110)의 제1 면(S1)에서 제2 및 제3 외부 전극(132, 133) 사이에 배치된다.

제1 및 제2 절연부(141, 142)는 제1 내지 제3 리드부(21b, 21b', 22b)의 노출된 부분을 모두 커버하여, 제1 내지 제3 리드부(21b, 21b', 22b)의 일부가 세라믹 바디(110)의 외부로 노출되어 리드부 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 역할을 한다.

이때, 제1 및 제2 절연부(141, 142)는 필요시 고착강도를 향상시킬 수 있도록 세라믹 바디(110')의 제1 면(S1)에서 세라믹 바디(110)의 폭 방향의 제5 면(S5) 및 제6 면(S6)의 일부까지 연장되게 형성될 수 있다.

도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 9a 및 도 9b는 도 8의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 개략적으로 나타낸 평면도이고, 도 10a 및 도 10b는 도 8의 단면도이다.

여기서, 앞서 설명한 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 내부 전극(1210)의 제1 및 제2 리드부(1210b, 1210b'), 제2 내부 전극(1220)의 제3 리드부(1220b)에 대해 구체적으로 설명한다.

도 8 내지 도 10b를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(1000)는, 제1 내부 전극(1210)이 제1 바디부(1210a)와 제1 바디부(1210a)에서 세라믹 바디(1110)의 제1 면(S1)을 통해 노출되도록 길이가 더 연장된 제1 및 제2 리드부(1210b, 1210b')를 포함하며, 세라믹 바디(1110)의 외부로 노출된 제1 및 제2 리드부(1210b, 1210b')의 일부가 제1 및 제2 외부 전극(131, 132)에 의해 커버되지 않고 세라믹 바디(1110)의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.

그리고, 제2 내부 전극(1220)은 제2 바디부(1220a)와 제2 바디부(1220a)에서 세라믹 바디(1110)의 제1 면(S1)을 통해 노출되도록 길이가 더 연장된 제3 리드부(1220b)를 포함하며, 세라믹 바디(1110)의 외부로 노출된 제3 리드부(1220b)의 일부가 제3 외부 전극(133)에 의해 커버되지 않고 세라믹 바디(1110)의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.

그리고, 세라믹 바디(1110)의 제1 면(S1)에는 제1 내지 제3 외부 전극(131-133)에 의해 커버되지 않고 세라믹 바디(1110)의 제1 면(S1)을 통해 그대로 노출된 제1 내지 제3 리드부(1210b, 1210b', 1220b)의 일부를 커버하도록 제1 및 제2 절연부(141, 142)가 배치된다.

다만, 앞서 설명한 도 5 내지 도 7b의 실시 형태에서는, 제1 및 제2 리드부(21b, 21b') 사이의 갭(MW1)이 제3 리드부(22b)의 길이(EW1) 보다 크게 형성되어, 제1 및 제2 리드부(21b, 21b')와 제3 리드부(22b)가 제1 및 제2 내부 전극(21, 22)의 적층 방향을 따라 오버랩되지 않는다.

도 8 내지 도 10b에 도시된 실시 형태에서는, 제1 및 제2 리드부(1210b, 1210b') 사이의 갭(MW2)이 제3 리드부(1220b)의 길이(EW2) 보다 작게 형성된다.

따라서, 제1 및 제2 리드부(1210b, 1210b')의 일부와 제3 리드부(1220b)의 일부가 제1 및 제2 내부 전극(1210, 1220)의 적층 방향을 따라 서로 오버랩되면서, 제1 및 제2 내부 전극(1210, 1220)이 서로 오버랩되는 전체 오버랩 면적을 늘려 적층 세라믹 커패시터(1000)의 용량을 더 증가시킬 수 있다.

적층 세라믹 커패시터의 실장 기판

도 11은 도 1a의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 12는 도 11의 단면도이다.

도 11 및 도 12를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221-223)를 포함한다.

이때, 적층 세라믹 커패시터(100)는 제1 내지 제3 외부 전극(131-133)이 제1 내지 제3 전극 패드(221-223) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 각각 전기적으로 연결될 수 있다.

도 12에서 도면 부호 224는 접지 단자를, 도면 부호 225는 전원 단자를 나타낸다.

한편, 본 실시 형태는 도 1a의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 1b, 도 5 또는 도 8에 도시된 적층 세라믹 커패시터도 이와 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100, 100', 1000 ; 적층 세라믹 커패시터
110, 110', 1110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 커버층
121, 21, 1210 ; 제1 내부 전극
121a, 21a, 1210a ; 제1 바디부
121b, 21b, 1210b ; 제1 리드부
121b', 21', 1210b' ; 제2 리드부
122, 22, 1220 ; 제2 내부 전극
122a, 22a, 1220a ; 제2 바디부
122b, 22b, 1220b ; 제3 리드부
131-133 ; 제1 내지 제3 외부 전극
141, 142 ; 제1 및 제2 절연부
150 ; 절연층
200 ; 실장 기판
210 ; 기판
221-223 ; 제1 내지 제3 전극 패드
230 ; 솔더

Claims

복수의 유전체층이 적층되고, 상기 유전체층을 사이에 두고 번갈아 배치되며 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되는 제1 및 제2 내부 전극을 포함하는 액티브영역을 포함하는 세라믹 바디;
상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부;
상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극;
상기 세라믹 바디의 실장 면에 상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 제3 리드부와 접속되는 제3 외부 전극; 및
상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 유전체층과 내부 전극이 세라믹 바디의 폭 방향으로 적층되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 리드부의 폭이 상기 제1 내지 제3 외부 전극의 폭 보다 각각 좁게 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 외부 전극은, 상기 제1 내지 제3 리드부에서 상기 세라믹 바디의 실장 면을 통해 노출되는 부분을 각각 모두 커버하도록, 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 리드부의 일부가 상기 제1 내지 제3 외부 전극에 의해 커버되지 않고 상기 세라믹 바디의 실장 면을 통해 노출되도록 형성되며,
상기 제1 및 제3 외부 전극 사이와 상기 제2 및 제3 외부 전극 사이에 제1 및 제2 절연부가 배치되는 적층 세라믹 커패시터.
제5항에 있어서,
상기 제1 및 제2 리드부와 상기 제3 리드부가 내부 전극의 적층 방향을 따라 오버랩되지 않는 적층 세라믹 커패시터.
제5항에 있어서,
상기 제1 및 제2 리드부의 일부와 상기 제3 리드부의 일부가 내부 전극의 적층 방향을 따라 오버랩되는 적층 세라믹 커패시터.
제5항에 있어서,
상기 제1 및 제2 리드부 사이의 갭이 상기 제3 리드부의 길이 보다 큰 적층 세라믹 커패시터.
제5항에 있어서,
상기 제1 및 제2 리드부 사이의 갭이 상기 제3 리드부의 길이 보다 작은 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 액티브영역의 양 측에 각각 배치된 커버층을 더 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 외부 전극은 상기 세라믹 바디의 실장 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 실장 면에서 상기 세라믹 바디의 길이 방향의 양 면의 일부까지 각각 연장되게 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 절연부는 상기 세라믹 바디의 실장 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되는 제1항 내지 제14항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.