JP2015106705A - 基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板 - Google Patents
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Abstract
【課題】本発明は、基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板に関する。【解決手段】本発明の一実施形態によると、誘電体層を含み、厚さ方向に相対する第1、第2主面及び長さ方向に相対する第1、第2端面を有するセラミック本体と、上記セラミック本体内において上記誘電体層上に形成され、上記第1端面に露出して第1リードを有する第1内部電極と、上記誘電体層を介して上記第1内部電極に対向配置され、上記第2端面に露出して第2リード部を有する第2内部電極と、上記セラミック本体の第1端面から第1、第2主面にまで延びて形成された第1外部電極と、上記セラミック本体の第2端面から第1、第2主面にまで延びて形成された第2外部電極と、上記第1外部電極及び第2外部電極の表面に形成されたシランコーティング層と、を含む基板内蔵用積層セラミック電子部品を提供することができる。【選択図】図1
Description
本発明は、基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板に関する。
電子回路の高密度化及び高集積化に伴う印刷回路基板に実装される受動素子の実装空間の不足を解決すべく、基板に内蔵される部品、即ち、埋め込み素子(embedded device)を具現するための取り組みが行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板内部に内蔵する方案が多様に提示されている。
基板内に積層セラミック電子部品を内蔵する方案としては、基板材料そのものを積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法が挙げられる。また、基板内蔵用積層セラミック電子部品を具現するための他の方案としては、高誘電率の高分子シートまたは薄膜の誘電体を基板内部に形成して基板内蔵用積層セラミック電子部品を形成する方法や積層セラミック電子部品を基板内に内蔵する方法などが挙げられる。
一般に、積層セラミック電子部品は、セラミック材質で形成された複数個の誘電体層と、上記複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
本発明の目的は、基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板を提供することにある。
本発明の一実施形態によると、誘電体層を含み、厚さ方向に相対する第1、第2主面及び長さ方向に相対する第1、第2端面を有するセラミック本体と、上記セラミック本体内において上記誘電体層上に形成され、上記第1端面に露出する第1内部電極と、上記誘電体層を介して上記第1内部電極に対向配置され、上記第2端面に露出する第2内部電極と、上記セラミック本体の第1端面から第1、第2主面にまで延びて形成された第1外部電極と、上記セラミック本体の第2端面から第1、第2主面にまで延びて形成された第2外部電極と、上記第1外部電極及び第2外部電極の表面に形成されたシランコーティング層と、を含む基板内蔵用積層セラミック電子部品を提供することができる。
上記第1主面の面積をa、上記第1外部電極及び第2外部電極が上記第1主面にまで延びて形成された領域の面積の和をbとするとき、b/aは0.5以上であることができる。
上記第1外部電極は、第1電極層、及び上記第1電極層上に形成された第1金属層を含むことができ、上記第2外部電極は、第2電極層、及び上記第2電極層上に形成された第2金属層を含むことができる。
上記第1外部電極は、第1電極層、及び上記第1電極層上に形成された第1金属層を含むことができ、上記第2外部電極は、第2電極層、及び上記第2電極層上に形成された第2金属層を含むことができる。また、上記第1及び第2金属層の厚さは5μm以上であることができる。
上記セラミック本体の厚さは、250μm以下であることができる。
上記シランコーティング層は、エポキシ基を有するシランを含むことができる。
上記シランコーティング層は、アルコキシ基を有するシランを含むことができる。
本発明の他の一実施形態は、誘電体層及び内部電極を含むセラミック本体を設ける段階と、上記内部電極と電気的に連結される外部電極を設ける段階と、シラン溶液を用いて上記外部電極の表面にシランコーティング層を形成する段階と、を含む基板内蔵用積層セラミック電子部品の製造方法を提供することができる。
上記シラン溶液に含まれたシランの濃度は、0.1wt%〜5wt%であることができる。
上記シランコーティング層を形成する段階は、20℃〜80℃において行われることができる。
上記シランコーティング層を形成する段階は、上記外部電極を上記シラン溶液に2〜300分間入れて行われることができる。
本発明のさらに他の一実施形態は、絶縁基板と、誘電体層を含み、厚さ方向に相対する第1、第2主面及び長さ方向に相対する第1、第2端面を有するセラミック本体、上記セラミック本体内において上記誘電体層上に形成され、上記第1端面に露出する第1内部電極、上記誘電体層を介して上記第1内部電極に対向配置され、上記第2端面に露出する第2内部電極、上記セラミック本体の第1端面から第1、第2主面にまで延びて形成された第1外部電極、上記セラミック本体の第2端面から第1、第2主面にまで延びて形成された第2外部電極、及び上記第1外部電極及び第2外部電極の表面に形成されたシランコーティング層を含み、上記絶縁基板に内蔵される積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供することができる。
上記第1主面の面積をa、上記第1外部電極及び第2外部電極が上記第1主面にまで延びて形成された領域の面積の和をbとするとき、b/aは0.5以上であることができる。
上記シランコーティング層は、エポキシ基を有するシランを含むことができる。
上記シランコーティング層は、アルコキシ基を有するシランを含むことができる。
本発明の実施形態によると、積層セラミック電子部品と基板との剥離現象を改善できる接着特性が向上した基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板を提供することができるようになる。
図1は本発明の一実施形態による基板内蔵用積層セラミック電子部品を概略的に示した斜視図であり、図2は図1のA−A'線に沿った断面図である。
図1及び図2を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層11を含み、厚さ方向に相対する第1、第2主面及び長さ方向に相対する第1、第2端面を有するセラミック本体10と、上記セラミック本体内において上記誘電体層上に形成され、上記第1端面に露出して第1リード部を有する第1内部電極21と、上記誘電体層を介して上記第1内部電極に対向配置され、上記第2端面に露出して第2リード部を有する第2内部電極22と、上記セラミック本体の第1端面から第1、第2主面にまで延びて形成された第1外部電極31と、上記セラミック本体の第2端面から第1、第2主面にまで延びて形成された第2外部電極32と、上記第1外部電極及び第2外部電極の表面に形成されたシランコーティング層40と、を含むことができる。
本発明の一実施形態による積層セラミック電子部品は、絶縁基板に内蔵される形態で用いられる基板内蔵用積層セラミック電子部品であることができる。
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品、特に、基板内蔵用積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されない。
本発明の一実施形態による積層セラミックキャパシタ1において、「長さ方向」は図1の「L」方向、「幅方向」は「W」方向、「厚さ方向」は「T」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
本発明の一実施形態において、セラミック本体10の形状は、特に制限されないが、図面に示されているように、六面体状であることができる。
本発明の一実施形態において、セラミック本体10は、厚さ方向に相対する第1、第2主面、幅方向に相対する第1、第2側面、及び長さ方向に相対する第1、第2端面を有することができる。また、上記第1及び第2主面は、上記セラミック本体10の上面及び下面で示されることもできる。
上記セラミック本体10の厚さは、250μm以下であることができる。
上記のように、セラミック本体10の厚さを250μm以下にすると、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
また、上記セラミック本体10の厚さは、上記第1主面と第2主面の距離であることもできる。
本発明の一実施形態によると、上記誘電体層11を形成する原料は、十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム(BaTiO3)粉末であってもよい。
上記誘電体層11を形成する材料としては、チタン酸バリウム(BaTiO3)などのパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものを用いることができる。
上記誘電体層11の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節されることができる。例えば、400nm以下に調節されることができる。
このようなセラミック本体10は、キャパシタの容量形成に寄与する部分である活性層と、上下マージン部として活性層の上下部にそれぞれ形成された上部及び下部カバー層と、を含むことができる。
上記活性層は、誘電体層11を介して複数の第1及び第2内部電極21、22を繰り返し積層して形成されることができる。
上記上部及び下部カバー層は、内部電極を含まないことを除いては、誘電体層11と同一の材質及び構成を有することができる。
上記上部及び下部カバー層は、単一または二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。
例えば、外部電極上に銅(Cu)めっき層を別に形成する場合、めっき液の浸透によって内部電極が損傷される可能性があるが、上部及び下部カバー層の厚さを厚く形成することにより、上記めっき液の浸透による内部電極の損傷を防ぐことができる。
一方、上記第1及び第2内部電極21、22は、異なる極性を有する一対の電極であり、誘電体層11上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
また、上記第1及び第2内部電極21、22は、誘電体層11の積層方向に沿って両端面に交互に露出するように形成されることができ、その間に配置された誘電体層11によって電気的に絶縁されることができる。
即ち、第1及び第2内部電極21、22は、セラミック本体10の両端面に交互に露出する部分によって第1及び第2外部電極31、32とそれぞれ電気的に連結されることができる。
これにより、第1及び第2外部電極31、32に電圧が印加されると、対向する第1及び第2内部電極21、22の間に電荷が蓄積され、このとき、積層セラミックキャパシタの静電容量は第1及び第2内部電極21、22の重畳する領域の面積に比例するようになる。
また、上記第1及び第2内部電極21、22を形成する導電性ペーストに含まれる導電性金属は、ニッケル(Ni)、銅(Cu)、パラジウム(Pd)またはこれらの合金であることができるが、本発明はこれに限定されない。
なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
本発明の一実施形態によると、上記セラミック本体10の両側端部には第1及び第2外部電極31、32が形成されることができる。
上記第1外部電極は、上記セラミック本体の第1端面から第1、第2主面にまで延びて形成されることができ、上記第2外部電極は、上記セラミック本体の第2端面から第1、第2主面にまで延びて形成されることができる。
または、上記第1外部電極は、上記セラミック本体の第1端面から第1、第2主面及び第1、第2側面にまで延びて形成されることができ、上記第2外部電極は、第2端面から第1、第2主面及び第1、第2側面にまで延びて形成されることができる。
図3は図2のP領域の拡大図である。以下では、図3を参照して本発明の一実施形態による積層セラミックキャパシタの外部電極についてより詳細に説明する。
本発明の一実施形態によると、上記第1外部電極31は、上記第1内部電極21と電気的に連結される第1電極層31aと、上記第1電極層31a上に形成される第1金属層31bと、を含むことができる。また、上記第2外部電極32は、上記第2内部電極22と電気的に連結される第2電極層32aと、上記第2電極層32a上に形成される第2金属層32bと、を含むことができる。
上記第1及び第2電極層31a、32aは、第1導電性金属及びガラスを含むことができる。
また、静電容量を形成するためには、上記第1及び第2外部電極31、32が上記セラミック本体10の両端面に形成されることができ、上記第1及び第2外部電極31、32に含まれる上記第1及び第2電極層31a、32aは上記第1及び第2内部電極21、22と電気的に連結されることができる。
上記第1及び第2電極層31a、32aは、上記第1及び第2内部電極21、22と同一材質の導電性物質で形成されることができるが、これに制限されない。例えば、銅(Cu)、銀(Ag)、ニッケル(Ni)及びこれらの合金からなる群より選択された一つ以上である導電性金属で形成されることができる。
上記第1及び第2電極層31a、32aは、上記導電性金属粉末にガラスフリットを添加して設けられた導電性ペーストを塗布してから焼成することで形成されることができる。
本発明の一実施形態によると、上記第1及び第2外部電極31、32は、上記第1及び第2電極層31a、32a上に形成される第1及び第2金属層31b、32bを含むことができる。
上記第1及び第2金属層31b、32bは、銅(Cu)で形成されることができる。
一般に、積層セラミックキャパシタは、印刷回路基板上に実装されるため、外部電極の最外側にはニッケル/スズめっき層を形成する。
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、上記積層セラミックキャパシタの上記第1外部電極31及び第2外部電極32と基板の回路とが銅(Cu)材質であるビア(via)を通じて電気的に連結される。
これにより、本発明の一実施形態によると、上記第1及び第2金属層31b、32bは、上記基板内のビアの材質である銅(Cu)との電気的連結性がよい銅(Cu)からなることができる。
一方、上記第1電極層31a及び第2電極層32aも、銅(Cu)を主成分とするが、ガラス(glass)が含まれていることから、基板内のビア(via)形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収するため、ビアの加工深さを調節できないという問題がある。
上記のような理由から、基板内蔵用積層セラミック電子部品の上記第1及び第2金属層31b、32bは、銅(Cu)からなる銅金属層であることができる。
上記第1及び第2金属層31b、32bを形成する方法は、特に制限されないが、例えば、めっきによって形成されることができる。
したがって、焼成後の上記第1及び第2金属層31b、32bは、銅(Cu)のみからなり、ガラスフリットを含まないことから、基板内のビア(via)形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収してビアの加工深さを調節できないという問題が発生しない。
本発明の一実施形態によると、上記第1及び第2金属層31b、32bの厚さをtpとするとき、tp≧5μmを満たすことができる。
上記第1及び第2金属層31b、32bの厚さtpは、tp≧5μmを満たすことができるが、これに制限されず、15μm以下であることができる。
上記のように、第1及び第2金属層31b、32bの厚さtpがtp≧5μmを満たし、15μm以下になるように調節することにより、基板内のビア加工及び信頼性に優れた積層セラミックキャパシタを具現することができる。
第1及び第2金属層31b、32bの厚さtpが5μm未満の場合は、後述の通り、積層セラミック電子部品を印刷回路基板へ内蔵するとき、導電性ビアホールの加工時にセラミック本体10まで導電性ビアホールが連結される不良が発生するという問題点がある。
また、第1及び第2金属層31b、32bの厚さtpが15μmを超過すると、第1及び第2金属層31b、32bの応力によってセラミック本体10にクラックが発生する可能性がある。
一方、本発明の一実施形態によると、上記第1外部電極31及び第2外部電極32の表面にシランコーティング層40が形成されることができる。
また、本発明の一実施形態によると、上記シランコーティング層40は、シラン(silane)からなることができる。
上記シラン(silane)は、水素化ケイ素(SinH2n+2)、及び水素化ケイ素の水素原子が異なる作用基で置換された有機化合物を含むという意味で用いられることができる。ここで、上記nは1〜6であることができる。
基板内蔵用積層セラミックキャパシタの場合、樹脂組成物に積層セラミックキャパシタを埋め込ませた後、上記樹脂組成物を硬化させて基板に内蔵させることができる。
積層セラミックキャパシタが基板に内蔵された場合、キャパシタと基板は密着されなければならない。もし、積層セラミックキャパシタと基板が密着されずに積層セラミックキャパシタと基板との間に微細な空間が形成される剥離不良が発生すると、積層セラミックキャパシタの外部電極と導電性ビアが分離されたり、基板内部の配線間接続不良または短絡(short)が発生する可能性がある。特に、主成分が金属である外部電極の場合、絶縁物質である基板との接着力が弱いため、外部電極の面積が増加すると、積層セラミックキャパシタと基板との間にデラミネーションが発生する剥離不良がさらに容易に発生するおそれがある。
しかし、本発明の一実施形態のように上記外部電極31、32の表面にシランコーティング層40を形成する場合、積層セラミック電子部品と基板との接触性及び密着力を向上させて剥離不良の発生を減少させることができる。
本発明の一実施形態によると、上記シランは、エポキシ(epoxy)基を含むことができる。例えば、水素化ケイ素(SinH2n+2)に含まれた水素のうち一つ以上の水素がエポキシ基で置換されたシランであることができる。
エポキシ基が含まれるシランでシランコーティング層を形成する場合、エポキシ系の基板と積層セラミック電子部品との結合力を向上させることができる。
本発明の一実施形態によると、上記シランは、アルコキシ(Alkoxy)基を含むことができる。例えば、水素化ケイ素(SinH2n+2)に含まれた水素のうち一つ以上の水素がアルコキシ基で置換されたシランであることができる。
本発明の一実施形態によると、上記シランは、エポキシ基及びアルコキシ基を含むことができる。上記シランは、例えば、SiH4に含まれた水素のうち一つの水素がエポキシ基で置換され、3つの水素がアルコキシ基で置換されることができる。
例えば、上記シランは、3−Glycidoxypropyltriethoxysilane、3−Glycidoxypropyltrimethoxysilane及び[3−(Trimethoxysilyl)propyl]−ethylenediamineのうち一つ以上であることができる。
本発明の一実施形態によると、上記シランコーティング層の厚さtsは、100nm以下であることができる。より好ましくは、上記シランコーティング層の厚さは0.5nm〜20nmであることができる。
本発明の一実施形態によると、上記第1主面の面積をa、上記第1外部電極及び第2外部電極が上記第1主面にまで延びて形成された領域の面積の和をbとするとき、b/aは0.5以上であることができる。
換言すると、上記第1主面の面積をa、上記第1主面において第1外部電極が形成されている領域の面積と第2外部電極が形成されている領域の面積の和をbとするとき、b/aは0.5以上であることができる。
積層セラミックキャパシタの基板内蔵時にセラミック本体の第1及び第2主面に形成された外部電極と導電性ビアとの連結により、積層セラミックキャパシタと基板の配線パターンが電気的に連結されることができる。本発明の一実施形態によると、上記b/aが0.5以上になるように外部電極を形成することにより、積層セラミックキャパシタの基板内蔵時にビアと接触することができる外部電極の面積が十分に確保されて積層セラミックキャパシタの外部電極とビアとの接触性を向上させることができる。
即ち、積層セラミックキャパシタの外部電極がビアと電気的に連結されない接触不良の発生を減少させることができる。
また、b/aが0.5以上になるように外部電極31、32を形成する場合、外部電極と基板との接触面積が増加して外部電極に形成されたシランコーティング層40による接着力向上の効果が増えるため、積層セラミックキャパシタと基板との間に発生する剥離不良をさらに改善させることができる。
また、本発明の一実施形態によると、第1及び第2外部電極は、セラミック本体の第1主面にまで延びて形成された分だけセラミック本体の第2主面、第1側面及び第2側面にまで延びて形成されることができる。この場合、セラミック本体の第1、第2主面及び第1、第2側面の面積をc、セラミック本体の第1、第2主面及び第1、第2側面において外部電極が形成された領域の面積をdとするとき、d/c≧0.5であることができる。
以下では、本発明の一実施形態による積層セラミック電子部品の製造方法について説明するが、本発明はこれに限定されない。
図4は本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法を示した順序図である。
図4に示されているように、本発明の一実施形態による積層セラミック電子部品の製造方法は、誘電体層及び内部電極を含むセラミック本体を設ける段階S1と、上記内部電極と電気的に連結される外部電極を設ける段階S2と、シラン溶液を用いて上記外部電極の表面にシランコーティング層を形成する段階S3と、を含むことができる。
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明すると、まず、チタン酸バリウム(BaTiO3)などのパウダーを含んで形成されたスラリーをキャリアフィルム(carrier film)上に塗布及び乾燥することで複数個のセラミックグリーンシートを設ける。これにより、誘電体層を形成することができる。
上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μmの厚さを有するシート(sheet)状に製作して形成されることができる。
次に、ニッケル粒子の平均サイズが0.1〜0.2μmであり、40〜50重量部のニッケル粉末を含む内部電極用導電性ペーストを設ける。
その後、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、400〜500層積層してセラミック本体10を製作することができる。
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第1及び第2内部電極21、22は、上記セラミック本体10の両端面にそれぞれ露出するように形成されることができる。
続いて、上記セラミック本体10の端部に第1導電性金属及びガラスを含む第1及び第2電極層を形成することができる。
上記第1導電性金属は、特に制限されないが、例えば、銅(Cu)、銀(Ag)、ニッケル(Ni)及びこれらの合金からなる群より選択された一つ以上であることができる。
上記ガラスは、特に制限されないが、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一組成の物質が使用されることができる。
上記第1及び第2電極層は、上記セラミック本体の端部に形成されることにより、上記第1及び第2内部電極とそれぞれ電気的に連結されることができ、上記セラミック本体の第1、第2主面にまで延びて形成されることができる。
次いで、上記第1及び第2電極層上に第2導電性金属からなるめっき層を形成することができる。
上記第2導電性金属は、特に制限されないが、連結性の向上のために導電性ビアと同一金属を用いることができ、例えば、銅(Cu)であることができる。
上記めっき層は、第1及び第2金属層で形成されることができる。
次に、上記第1及び第2外部電極の表面にシランコーティング層を形成することができる。例えば、上記第1及び第2外部電極の最外層が第1及び第2金属層である場合、上記金属層の表面にシランコーティング層が形成されることができる。
上記シランコーティング層は、0.1wt%〜5wt%のシラン溶液を用いたコーティング工程によって形成されることができる。上記シラン溶液に含まれたシランは、エポキシ基を含むシランであることができる。例えば、3−Glycidoxypropyltriethoxysilane、3−Glycidoxypropyltrimethoxysilane及び[3−(Trimethoxysilyl)propyl]−ethylenediamineのうち一つ以上を含むことができる。
上記シラン溶液の溶媒は、これに制限されないが、エタノール、メタノール及び純水のうち一つ以上を含むことができる。
その後、20℃〜80℃のシラン溶液に2分から300分間積層セラミックキャパシタの外部電極を入れて積層セラミックキャパシタの外部電極の表面にシランコーティング層を形成する。
換言すると、シランコーティング層の形成時に用いられるシラン溶液のシラン濃度は0.1wt%〜5wt%、温度は20℃〜80℃、コーティング時間は2分から300分であることが好ましい。
シラン濃度が0.1wt%未満のシラン溶液を用いてシランコーティング層を形成する場合、シランコーティング層によって積層セラミックキャパシタの外部電極と基板との接着強度が増加する効果がわずかであるため剥離不良が発生する可能性がある。また、上記シラン濃度が5wt%を超過すると、複数の積層セラミックキャパシタの加工過程において積層セラミックキャパシタ同士がくっつく現象、即ち、チップくっつき不良が発生するおそれがある。
シランコーティング層の形成時にシランコーティング温度が20℃未満であるか、コーティング時間が2分未満の場合、外部電極と基板との接着強度が確保できないため剥離不良が発生する可能性がある。また、シランコーティング温度が80℃を超過したり、コーティング時間が300分を超過すると、チップくっつき不良が発生するおそれがある。
本発明の一実施形態によると、シランコーティング層を形成した後、積層セラミックキャパシタを洗浄及び乾燥する段階をさらに含むことができる。
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同一の部分に対しては、ここでは省略する。
以下では、実験例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されない。
実験例1)
本実験例1では、本発明の一実施形態に基づいて基板内蔵用積層セラミック電子部品の外部電極にシランコーティング層を形成するとき、シランコーティング液の濃度、コーティング温度及びコーティング時間による積層セラミック電子部品と基板との接着強度及び積層セラミック電子部品間のチップくっつき不良を調べた。
下記表1は、積層セラミックキャパシタの外部電極にシランコーティング層を形成するときにシラン溶液に含まれたシランの濃度を異ならせてシランコーティング層が形成された積層セラミックキャパシタに対し、積層セラミックキャパシタと基板との接着強度及び積層セラミックキャパシタ間のチップくっつき不良の発生率を調べた結果を示したものである。表1の実験例は、シランコーティング時間を20分、コーティング温度を60℃にして行われた。また、シラン溶液は、シランとしては3−Glycidoxypropyltrimethoxysilane、溶媒としては純水(H2O)を用いた。
上記表1に示されているように、シラン溶液内のシラン濃度が0.1wt%未満の場合、積層セラミック電子部品と基板との接着強度が確保できないため剥離不良が発生するという問題があり、シラン溶液内のシラン濃度が5wt%を超過すると、積層セラミック電子部品間のチップくっつき不良が発生するという問題があり得る。
下記表2及び表3は、積層セラミックキャパシタの外部電極にシランコーティング層を形成するときにシランコーティング温度またはシランコーティング時間を異ならせてシランコーティング層が形成された積層セラミックキャパシタに対し、積層セラミックキャパシタと基板との接着強度及び積層セラミックキャパシタ間のチップくっつき不良の発生率を調べた結果を示したものである。
下記表2の実験例で用いられたシラン溶液は、シランとして3−Glycidoxypropyltrimethoxysilane、溶媒として純水を含み、シラン溶液内のシラン濃度は2wt%、シランコーティング時間は20分にした。また、実験は、積層セラミックキャパシタの外部電極にシランコーティング層を形成してから特性を評価する方式で行われた。
下記表3の実験例で用いられたシラン溶液は、シランとして3−Glycidoxypropyltrimethoxysilane、溶媒として純水を含み、シラン溶液内のシラン濃度は2wt%、シランコーティング温度は60℃にした。また、実験は、積層セラミックキャパシタの外部電極にシランコーティング層を形成してから特性を評価する方式で行われた。
上記表2及び表3に示されているように、コーティング温度が20℃未満であるか、またはコーティング時間が2分未満の場合、接着強度が確保できないため剥離不良が発生する可能性があり、コーティング温度が80℃を超過したり、コーティング時間が300分を超過すると、チップくっつき不良が発生するおそれがある。
実験例2)
本実験例2では、本発明の一実施形態に基づいて外部電極の表面にシランコーティング層が形成された基板内蔵用積層セラミックキャパシタのセラミック本体における外部電極が占める面積比による積層セラミックキャパシタと基板との接着力を評価し、その結果を下記表4に示した。
具体的には、下記表4は、セラミック本体の第1、第2主面及び第1、第2側面の面積に対する第1、第2主面及び第1、第2側面に第1及び第2外部電極が形成された面積の比(以下、外部電極の面積比)による積層セラミックキャパシタと基板との接着力を調べて評価したデータである。
表4の実験例では、第1及び第2外部電極がセラミック本体の第1、第2主面及び第1、第2側面に同一長さ及び面積を有するように延びているため、上記外部電極の面積比は、セラミック本体の第1主面の面積をa、上記第1外部電極及び第2外部電極が上記第1主面に延びた領域の面積の和をbとするとき、b/aとみなすことができる。
上記表4に示されているように、セラミック本体の第1、第2主面及び第1、第2側面における外部電極の面積比b/aが0.5未満の場合、外部電極に形成されたシランコーティング層による接着力向上の影響力がわずかであるため接着力が低く、剥離不良が発生するという問題があるが、セラミック本体の第1、第2主面及び第1、第2側面における外部電極の面積比b/aが0.5以上の場合、外部電極に形成されたシランコーティング層によって接着力が向上し、剥離不良の発生を減少させることができる。
積層セラミック電子部品内蔵型印刷回路基板
図5は本発明の他の一実施形態による積層セラミック電子部品の内蔵型回路基板を示した断面図である。
図5を参照すると、本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板100は、絶縁基板110と、誘電体層11を含み、厚さ方向に相対する第1、第2主面及び長さ方向に相対する第1、第2端面を有するセラミック本体10、上記セラミック本体内において上記誘電体層上に形成され、上記第1端面に露出する第1内部電極21、上記誘電体層を介して上記第1内部電極に対向配置され、上記第2端面に露出する第2内部電極22、上記セラミック本体の第1端面から第1、第2主面にまで延びて形成された第1外部電極31、上記セラミック本体の第2端面から第1、第2主面にまで延びて形成された第2外部電極32、及び上記第1外部電極及び第2外部電極の表面に形成されたシランコーティング層40を含み、上記絶縁基板に内蔵される積層セラミック電子部品と、を含むことができる。
上記絶縁基板110は、積層セラミックキャパシタを内蔵することができる絶縁層120が含まれた構造で形成され、必要に応じて、図5に示されているように、多様な形態の層間回路を構成する導電性パターン130及び導電性ビア140を含むことができる。このような絶縁基板110は、内部に積層セラミック電子部品を含む印刷回路基板100であることができる。
上記積層セラミック電子部品は、印刷回路基板100に挿入された後、印刷回路基板100の熱処理などのような後工程において多様な過酷な環境を同様に経験する。
特に、熱処理工程における印刷回路基板100の収縮及び膨張は、印刷回路基板100の内部に挿入された積層セラミック電子部品に直接伝達されて積層セラミック電子部品と印刷回路基板100との接着面にストレスを加える。
積層セラミック電子部品と印刷回路基板100との接着面に印加されたストレスが接着強度より高い場合、接着面が剥離する剥離不良が発生する。
しかし、本発明の一実施形態によると、外部電極上に形成されたシランコーティング層により、積層セラミック電子部品と印刷回路基板との接着力が強くなって剥離不良の発生を減少させることができるようになる。
その他の特徴は、上述した本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板の特徴と同一であるため、ここでは省略する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
1 積層セラミックキャパシタ
10 セラミック本体
11 誘電体層
21、22 第1及び第2内部電極
31、32 第1及び第2外部電極
31a、32a 第1、第2電極層
31b、32b 第1、第2金属層
40 シランコーティング層
100 印刷回路基板
110 絶縁基板
120 絶縁層
130 導電性パターン
140 導電性ビア
10 セラミック本体
11 誘電体層
21、22 第1及び第2内部電極
31、32 第1及び第2外部電極
31a、32a 第1、第2電極層
31b、32b 第1、第2金属層
40 シランコーティング層
100 印刷回路基板
110 絶縁基板
120 絶縁層
130 導電性パターン
140 導電性ビア
Claims (12)
- 誘電体層を含み、厚さ方向に相対する第1主面、及び第2主面及び長さ方向に相対する第1端面、及び第2端面を有するセラミック本体と、
前記セラミック本体内において前記誘電体層上に形成され、前記第1端面に露出する第1内部電極と、
前記誘電体層を介して前記第1内部電極に対向配置され、前記第2端面に露出する第2内部電極と、
前記セラミック本体の前記第1端面から前記第1主面、及び前記第2主面にまで延びて形成された第1外部電極と、
前記セラミック本体の前記第2端面から前記第1主面、及び前記第2主面にまで延びて形成された第2外部電極と、
前記第1外部電極及び前記第2外部電極の表面に形成されたシランコーティング層と、を含む、積層セラミック電子部品。 - 前記第1主面の面積をa、前記第1外部電極及び前記第2外部電極が前記第1主面に延びた領域の面積の和をbとするとき、b/aは0.5以上である、請求項1に記載の積層セラミック電子部品。
- 前記第1外部電極は、第1電極層、及び前記第1電極層上に形成された第1金属層を含み、前記第2外部電極は、第2電極層、及び前記第2電極層上に形成された第2金属層を含む、請求項1または2に記載の積層セラミック電子部品。
- 前記第1外部電極は、第1電極層、及び前記第1電極層上に形成された第1金属層を含み、前記第2外部電極は、第2電極層、及び前記第2電極層上に形成された第2金属層を含み、前記第1金属層及び前記第2金属層の厚さは5μm以上である、請求項1または2に記載の積層セラミック電子部品。
- 前記セラミック本体の厚さは、250μm以下である、請求項1から4の何れか1項に記載の積層セラミック電子部品。
- 前記シランコーティング層は、エポキシ基を有するシランを含む、請求項1から5の何れか1項に記載の積層セラミック電子部品。
- 前記シランコーティング層は、アルコキシ基を有するシランを含む、請求項1から6の何れか1項に記載の積層セラミック電子部品。
- 誘電体層及び内部電極を含むセラミック本体を設ける段階と、
前記内部電極と電気的に連結される外部電極を設ける段階と、
シラン溶液を用いて前記外部電極の表面にシランコーティング層を形成する段階と、を含む、積層セラミック電子部品の製造方法。 - 前記シラン溶液に含まれたシランの濃度は、0.1wt%〜5wt%である、請求項8に記載の積層セラミック電子部品の製造方法。
- 前記シランコーティング層を形成する段階は、20℃〜80℃において行われる、請求項8または9に記載の積層セラミック電子部品の製造方法。
- 前記シランコーティング層を形成する段階は、前記外部電極を前記シラン溶液に2分〜300分間入れて行われる、請求項8から10の何れか1項に記載の積層セラミック電子部品の製造方法。
- 絶縁基板と、
前記絶縁基板に内蔵される、請求項1から7の何れか1項に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品内蔵型印刷回路基板。
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