JP2015037187A - 積層セラミック電子部品及びその実装基板並びに製造方法 - Google Patents

Abstract

【課題】本発明は、積層セラミックキャパシタ及びその実装基板並びに製造方法に関する。
【解決手段】本発明は、複数の誘電体層を含むセラミック本体と、上記セラミック本体内で上記誘電体層を介して上記セラミック本体の両端面を通じて交互に露出するように配置された複数の第１及び第２内部電極を含むアクティブ層と、上記アクティブ層の上部に形成された上部カバー層と、上記アクティブ層の下部に形成され、上記上部カバー層より厚い下部カバー層と、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、上記第１及び第２外部電極は、上記セラミック本体の両端面から上下主面まで延長形成された第１及び第２導電層と、上記第１及び第２導電層の両端面に形成された第１及び第２絶縁層と、を含む積層セラミック電子部品を提供する。
【選択図】図１

Description

本発明は、積層セラミックキャパシタ及びその実装基板並びに製造方法に関する。

最近では、電子製品の小型化の傾向により、該電子製品に用いられる積層セラミック電子部品にも小型化及び高容量化が求められている。

これにより、誘電体層と内部電極の薄膜化及び多層化が多様な方法で試みられており、近来では、誘電体層の厚さは薄くしながら、積層数を増加させた積層セラミック電子部品が製造されている。

上記誘電体層は圧電性及び電歪性を有するため、積層セラミック電子部品に直流または交流電圧が印加されるとき、上記内部電極の間に圧電現象が発生し、振動が発生することがある。

該振動は、積層セラミック電子部品の外部電極及び半田を介して上記積層セラミック電子部品が実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響反射面となり、ノイズとなる振動音を発生させる。

上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当することができ、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

最近の電子機器は、部品の低騒音化によって、積層セラミック電子部品で発生するアコースティックノイズがより目立つことがあるため、積層セラミック電子部品で発生するアコースティックノイズを効果的に低減させるための研究が必要である。

下記特許文献１は積層セラミックキャパシタを開示しているが、アコースティックノイズを低減させるために下部カバー層が上部カバー層より厚く形成される構造及び外部電極が絶縁層を含む構造は開示していない。

韓国公開特許第２００７−００８９６２９号

当技術分野では、積層セラミック電子部品において、圧電現象により発生した振動が外部電極及び半田を介して印刷回路基板に伝達されて発生するアコースティックノイズを効果的に低減させることができる新たな方案が求められてきた。

本発明の一側面は、複数の誘電体層を含むセラミック本体と、上記セラミック本体内で上記誘電体層を介して上記セラミック本体の両端面を通じて交互に露出するように配置された複数の第１及び第２内部電極を含むアクティブ層と、上記アクティブ層の上部に形成された上部カバー層と、上記アクティブ層の下部に形成され、上記上部カバー層より厚い下部カバー層と、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、上記第１及び第２外部電極は、上記セラミック本体の両端面から上下主面まで延長形成された第１及び第２導電層と、上記第１及び第２導電層の両端面に形成された第１及び第２絶縁層と、を含む積層セラミック電子部品を提供する。

上記第１及び第２外部電極は、上記第１及び第２導電層の上下主面及び上記第１及び第２絶縁層の端部を覆うように形成された第１及び第２めっき層をさらに含んでもよい。

上記第１及び第２導電層は、上記第１及び第２導電層の上下主面及び上記第１及び第２絶縁層の端部を覆うように形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含んでもよい。

上記第１及び第２絶縁層は、エポキシレジスト（ｅｐｏｘｙ ｒｅｓｉｓｔ）であってもよい。

上記セラミック本体の全体の厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体の厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定すると、上記アクティブ層の中心部が上記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは１．０６５≦（Ｂ＋Ｃ）／Ａ≦１．７６４の範囲を満たすことができる。

上記上部カバー層の厚さＤと上記下部カバー層の厚さＢの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４０９の範囲を満たすことができる。

上記セラミック本体の全体の厚さの１／２Ａに対する上記下部カバー層の厚さＢの比率Ｂ／Ａは、０．３３１≦Ｂ／Ａ≦１．５３７の範囲を満たすことができる。

上記下部カバー層の厚さＢに対する上記アクティブ層の全体の厚さの１／２Ｃの比率Ｃ／Ｂは、０．１４８≦Ｃ／Ｂ≦２．４４１の範囲を満たすことができる。

電圧印加時に、上記アクティブ層の中心部で発生する変形率と上記下部カバー層で発生する変形率の差により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の全体の厚さの中心部以下に形成されてもよい。

本発明の他の側面は、第１及び第２内部電極が形成された複数のセラミックグリーンシートを上記セラミックグリーンシートを介して上記第１及び第２内部電極が対向配置されるよう積層し加圧して積層体を用意する段階と、上記積層体を１つのキャパシタに対応する領域ごとに切断し焼成してセラミック本体を用意する段階と、上記セラミック本体に、上記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、上記第１及び第２外部電極を形成する段階は、銅−ガラスを含む導電性ペーストを用いて、上記セラミック本体の両端面から上下主面まで第１及び第２導電層を形成する段階と、エポキシレジストを用いて上記第１及び第２導電層の両端面に第１及び第２絶縁層を形成する段階と、を含む積層セラミック電子部品の製造方法を提供する。

上記第１及び第２絶縁層を形成する段階の後に、上記第１及び第２導電層の上下主面及び上記第１及び第２絶縁層の端部をめっき処理して第１及び第２めっき層を形成する段階をさらに含んでもよい。

本発明の一実施形態によると、下部カバー層を上部カバー層より厚くし、外部電極の実装面を除いた両端面及び両側面に非導電性絶縁層を形成して、印刷回路基板に実装する際、外部電極の周面に形成される半田の高さを低減させることで、積層セラミック電子部品で発生した振動が外部電極及び半田を介して印刷回路基板に伝達されることを減少させ、アコースティックノイズを低減させることができる。

また、外部電極の周面に形成される半田の体積を低減させることで、印刷回路基板上に狭いピッチ（ｐｉｔｃｈ）で複数の積層セラミック電子部品を実装しても、それぞれの積層セラミック電子部品を連結する半田ブリッジ（ｓｏｌｄｅｒ ｂｒｉｄｇｅ）が生じないため、部品の信頼性を向上させることができる。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１のＡ−Ａ'線の断面図である。 積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された様子を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図４の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。 図４の積層セラミックキャパシタが印刷回路基板に実装された状態で電圧が印加されて積層セラミックキャパシタが変形する様子を概略的に示した断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の一実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、本発明はこれに限定されない。

積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１のＡ−Ａ'線の断面図である。

図１及び図２を参照すると、本実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２を含むアクティブ層１１５と、上部及び下部カバー層１１２、１１３と、第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結された第１及び第２外部電極１３０、１４０と、を含む。

セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成することで形成し、該セラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に示されたものに限定されない。

また、セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層１１１同士の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できないほどに一体化されていてもよい。

また、セラミック本体１１０は六面体状であってもよい。本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図１に示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。

また、本実施形態では、セラミック本体１１０の誘電体層１１１の積層方向である厚さ方向に対向する端面を第１及び第２主面、上記第１及び第２主面を連結し、長さ方向に対向する端面を第１及び第２端面、幅方向に対向する端面を第１及び第２側面と定義する。

該セラミック本体１１０はキャパシタの容量形成に寄与する部分であるアクティブ層１１５と、上下マージン部であって、アクティブ層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、からなってもよい。アクティブ層の上部はアクアティ部層の一方側の一例であってよく、アクティブ層の下部はアクアティ部層の他方側の一例であってよい。また、上部カバー層は第１カバー層の一例であってよく、下部カバー層は第２カバー層の一例であってよい。

アクティブ層１１５は、誘電体層１１１を介した複数の第１及び第２内部電極１２１、１２２がセラミック本体１１０の両端面を通じて交互に露出するように繰り返し積層して形成することができる。

このとき、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に合わせて任意に変更してもよく、１層の厚さは焼成後に０．０１〜１．００μｍとなるようにすることが好ましいが、本発明はこれに限定されない。

また、誘電体層１１１は高誘電率のセラミック材料を含んでもよく、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系セラミック粉末などを含むことができるが、十分な静電容量が得られるものであれば、特に限定されない。

また、誘電体層１１１には上記セラミック粉末とともに、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などの様々な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されてもよい。

上部及び下部カバー層１１２、１１３は内部電極を含まないことを除き、誘電体層１１１と同じ材質及び構成を有することができる。

また、上部及び下部カバー層１１２、１１３は、単一誘電体層または２つ以上の誘電体層をアクティブ層１１５の上下面にそれぞれ厚さ方向に積層して形成してもよく、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。

このとき、下部カバー層１１３は、上部カバー層１１２より誘電体層の積層数をさらに増加させることで、上部カバー層１１２より厚く形成することができる。

第１及び第２内部電極１２１、１２２は異なる極性を有する電極であって、誘電体層１１１に導電性金属を含む導電性ペーストを所定の厚さに印刷して、誘電体層１１１の積層方向に沿ってセラミック本体１１０の第１及び第２端面を介して交互に露出するように形成してもよく、中間に配置された誘電体層１１１により互いに電気的に絶縁されてもよい。

上記導電性金属は、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金等からなるものを使用してもよく、本発明はこれに限定されない。また、上記導電性ペーストの印刷には、スクリーン印刷法またはグラビア印刷法等を用いてもよいが、本発明はこれに限定されない。

また、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の第１及び第２端面を通じて交互に露出した部分を介して第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されてもよい。

従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は、アクティブ層１１５において第１及び第２内部電極１２１、１２２が重なる領域の面積と比例する。

このような第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決めることができ、例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内にしてもよいが、本発明はこれに限定されない。

第１及び第２外部電極１３０、１４０は、第１及び第２導電層１３１、１４１と、第１及び第２絶縁層１３２、１４２と、を含んでもよい。

第１及び第２導電層１３１、１４１は、セラミック本体１１０の厚さ−幅断面において、セラミック本体１１０の第１及び第２端面を介して交互に露出した複数の第１及び第２内部電極１２１、１２２を覆って電気的に連結されるように、セラミック本体１１０の第１及び第２端面から第１及び第２主面まで延長形成されてもよい。

このとき、第１及び第２導電層１３１、１４１は良好な電気的特性を有し、且つ優れた耐ヒートサイクル性及び耐湿性などの高い信頼性を提供するために、例えば、銅−ガラス（Ｃｕ−Ｇｌａｓｓ）ペーストを用いて形成してもよいが、本発明はこれに限定されない。

第１及び第２絶縁層１３２、１４２は、セラミック本体１１０の第１及び第２端面に形成された第１及び第２導電層１３１、１４１上に形成され、積層セラミックキャパシタ１００を印刷回路基板に実装したとき、第１及び第２外部電極１３０、１４０の実装面、即ち、第２主面を除いた周面に半田が形成されないか、最小化するためのものである。

また、第１及び第２絶縁層１３２、１４２は、半田がセラミック本体１１０の第１及び第２側面に形成されることを防止するために、必要に応じて、セラミック本体１１０の第１及び第２端面から第１及び第２側面まで延長形成されてもよい。

一方、第１及び第２外部電極１３０、１４０は、第１及び第２導電層１３１、１４１の第１及び第２主面、及び第１及び第２絶縁層１３２、１４２の端部を覆うように形成された第１及び第２めっき層１３３、１４３をさらに含んでもよい。

このとき、第１及び第２めっき層１３３、１４３は、第１及び第２導電層１３１、１４１の第１及び第２主面、及び第１及び第２絶縁層１３２、１４２の端部を覆うように形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含んでもよい。

このような第１及び第２めっき層１３３、１４３は、積層セラミックキャパシタ１００を印刷回路基板などに半田付けにより実装するとき、互いの接着強度を高めるためのものであり、めっき処理は公知の方法で行ってもよく、環境を考慮して鉛フリーめっきを施すことが好ましいが、本発明はこれに限定されない。

以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズの関係を説明する。

図３は、本実施形態の積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に示した断面図である。

図３を参照して、セラミック本体１１０の全体の厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体の厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。

ここで、セラミック本体１１０の全体の厚さは、セラミック本体１１０の第１主面から第２主面までの距離を意味し、アクティブ層１１５の全体の厚さは、アクティブ層１１５の最上部に形成された第２内部電極１２２の上面からアクティブ層１１５の最下部に形成された第１内部電極１２１の下面までの距離を意味する。

また、下部カバー層１１３の厚さＢは、アクティブ層１１５の厚さ方向の最下部に形成された第１内部電極１２１の下面からセラミック本体１１０の第２主面までの距離を意味し、上部カバー層１１２の厚さＤは、アクティブ層１１５の厚さ方向の最上部に形成された第２内部電極１２２の上面からセラミック本体１１０の第１主面までの距離を意味する。

積層セラミックキャパシタ１００の第１及び第２端面に形成された第１及び第２外部電極１３０、１４０に極性の異なる電圧が印加されると、セラミック本体１１０は誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）により厚さ方向に膨張及び収縮するようになり、セラミック本体１１０の両端面はポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によりセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張をするようになる。

ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３０、１４０が形成された長さ方向の両端面で収縮及び膨張が大きく発生する部分であり、該部分に半田が接合されると、上記半田を介してセラミック本体１１０の長さ方向の両端面の収縮及び膨張挙動が印刷回路基板に大部分伝達されるため、アコースティックノイズの発生が大幅に増加する。

しかし、本実施形態では、第１及び第２絶縁層１３２、１４２により半田がセラミック本体１１０の下端の周りのみに形成され、下部カバー層１１３は上部カバー層１１２より厚く形成される。

従って、電圧印加時、アクティブ層１１５の中心部ＣＬ_Ａで発生する変形率と下部カバー層１１３で発生する変形率の差により、セラミック本体１１０の両端面に形成された変曲点がセラミック本体１１０の厚さの中心部ＣＬ_Ｃ以下に形成されるため、アコースティックノイズを低減させることができる。

このとき、アコースティックノイズをさらに低減させるために、アクティブ層１１５の中心部ＣＬ_Ａがセラミック本体１１０の中心部ＣＬ_Ｃから外れた比率（Ｂ＋Ｃ）／Ａは、１．０６５≦（Ｂ＋Ｃ）／Ａ≦１．７６４の範囲を満たすことができる。

また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４０９の範囲を満たすことができる。

また、セラミック本体１１０の厚さの１／２Ａに対する下部カバー層１１３の厚さＢの比率Ｂ／Ａは、０．３３１≦Ｂ／Ａ≦１．５３７の範囲を満たすことがより好ましい。

また、下部カバー層１１３の厚さＢに対するアクティブ層１１５の厚さの１／２Ｃの比率Ｃ／Ｂは、０．１４８≦Ｃ／Ｂ≦２．４４１の範囲を満たすことがより好ましい。

実験例
本発明の実施例と比較例による積層セラミックキャパシタは、以下のように製作された。

チタン酸バリウム（ＢａＴｉＯ_３）などの粉末、ポリマー、溶剤等を混合して形成したスラリーをドクターブレードなどの工法を用いて、キャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して数μｍの厚さに製造された複数のセラミックグリーンシートを用意する。

上記セラミックグリーンシートは、セラミック本体１１０の誘電体層１１１を形成するためのものである。

次に、上記セラミックグリーンシート上に内部電極用導電性ペーストを所定の厚さに塗布して、上記セラミックグリーンシートの長さ方向の両端面を通じてそれぞれ露出するように第１及び第２内部電極１２１、１２２を形成する。

上記導電性ペーストの塗布には、スクリーン印刷法またはグラビア印刷法等を使用することができ、本発明はこれに限定されない。

次に、上記複数のセラミックグリーンシートを上記セラミックグリーンシートを介して複数の第１及び第２内部電極１２１、１２２が対向配置されるよう積層し積層体を形成する。

このとき、第１及び第２内部電極１２１、１２２が形成されていないセラミックグリーンシートを第１及び第２内部電極１２１、１２２が形成されたセラミックグリーンシートの下部に上部より多く積層する。

そして、形成された積層体を約８５℃で、約１，０００ｋｇｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）する。

次いで、圧着が完了した積層体を１つのキャパシタに対応する領域ごとに切断し、切断したチップは大気雰囲気で、約２３０℃、約６０時間保持して脱バインダーを行う。

次に、約１，２００℃で、第１及び第２内部電極１２１、１２２が酸化しないようにＮｉ／ＮｉＯの平衡酸素分圧より低い１０^−１１から１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成してセラミック本体１１０を用意する。

次に、セラミック本体１１０の厚さ−幅の断面において、第１及び第２内部電極１２１、１２２の露出された部分と電気的に連結されるように第１及び第２外部電極１３０、１４０を形成する。

以下、第１及び第２外部電極１３０、１４０を形成する方法について具体的に説明する。

まず、銅−ガラスなどの導電性ペーストを用いてセラミック本体１１０の第１及び第２端面を介して露出した第１及び第２内部電極１２１、１２２を覆うようにセラミック本体１１０の第１及び第２端面から第１及び第２主面まで延長されるように第１及び第２導電層１３１、１４１を形成する。

上記導電性ペーストはディッピングまたは様々な印刷方法を用いて塗布してもよいが、本発明はこれに限定されない。また、塗布後に、熱処理工程を行って塗布した導電性ペーストを硬化させる。

次に、エポキシレジストなどを用いて第１及び第２導電層１３１、１４１の第１及び第２端面に第１及び第２絶縁層１３２、１４２を形成する。このとき、第１及び第２絶縁層１３２、１４２は、セラミック本体１１０の第１及び第２端面から第１及び第２側面まで延長形成されてもよい。

上記エポキシレジストはディッピング（ｄｉｐｐｉｎｇ）または様々な印刷方法を用いて塗布してもよいが、本発明はこれに限定されない。また、塗布後に、熱処理工程を行って塗布したエポキシレジストを硬化させる。

一方、必要に応じて、第１及び第２絶縁層１３２、１４２を形成する段階の後に、第１及び第２導電層１３１、１４１の第１及び第２主面及び第１及び第２絶縁層１３２、１４２の端部を電気めっきなどの方法でめっき処理して第１及び第２めっき層１３３、１４３を形成することができる。

上記めっきに用いられる物質としては、ニッケルまたはスズ、ニッケル−スズ−合金などを使用することができ、本発明はこれに限定されない。

また、必要に応じて、第１及び第２めっき層１３３、１４３は、ニッケルめっき層とスズめっき層を第１及び第２導電層１３１、１４１の第１及び第２主面及び第１及び第２絶縁層１３２、１４２の端部に順に塗布して形成することができる。

上記のような製造方法により積層セラミックキャパシタを製造した。ここで、製作公差は、長さ×幅（Ｌ×Ｗ）で±０．１ｍｍ内の範囲とし、これを満たす場合に実験を行ってアコースティックノイズを測定した。

ここで、＊は比較例、ＡＮはアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）

上記表１のデータは、図３のように積層セラミックキャパシタ１００のセラミック本体１１０の幅方向（Ｗ）の中心部で長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準に、それぞれの寸法を測定したものである。

ここで、Ａ、Ｂ、Ｃ及びＤは、上記で説明したように、セラミック本体１１０の全体の厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体の厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。

アコースティックノイズを測定するために、アコースティックノイズ測定用基板ごとに１つのサンプル（積層セラミックキャパシタ）を、上下方向を区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。

そして、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を利用して測定用治具に装着されたサンプルの両端子にＤＣ電圧及び電圧変動を印加した。上記印刷回路基板の直上に設けられたマイクを介してアコースティックノイズを測定した。

上記表１において、サンプル１〜３は、下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似するカバー対称構造の比較例であり、サンプル４〜１３は、上部カバー層１１２の厚さＤが下部カバー層１１３の厚さＢより厚い構造の比較例である。

そして、サンプル１４〜１５及びサンプル３５〜３７は、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤより厚い構造の比較例であり、サンプル１６〜３４は、本発明の実施形態による実施例である。

ここで、（Ｂ＋Ｃ）／Ａの値がほぼ１である場合は、アクティブ層１１５の中心部がセラミック本体１１０の中心部から大きく外れないことを意味する。下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似するカバー対称構造のサンプル１〜３の（Ｂ＋Ｃ）／Ａの値はほぼ１である。

（Ｂ＋Ｃ）／Ａの値が１より大きいと、アクティブ層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａの値が１よりも小さいと、アクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味することができる。

上記表１を参照すると、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れた比率である（Ｂ＋Ｃ）／Ａが１．０６５≦（Ｂ＋Ｃ）／Ａ≦１．７６４の範囲を満たす実施例であるサンプル１６〜３４において、アコースティックノイズが２０ｄＢ未満に著しく減少することが分かる。

また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れた比率である（Ｂ＋Ｃ）／Ａが１．０６５未満のサンプル１〜１５は、アクティブ層１１５の中心部がセラミック本体１１０の中心部から殆ど外れていないか、アクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。

上記（Ｂ＋Ｃ）／Ａが１．０６５未満のサンプル１〜１5は、アコースティックノイズが２０〜３１ｄＢの間であり、本発明による実施例に比べてアコースティックノイズの低減効果がないことが分かる。

また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れた比率である（Ｂ＋Ｃ）／Ａが１．７６４を超えるサンプル３５〜３７は、目標容量に対する静電容量が低くて容量不良が発生した。

上記表１における容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と表示されたものは、目標容量値を１００％としたとき、目標容量に対する静電容量値が８０％未満である。

また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率（Ｄ／Ｂ）が０．０２１≦Ｄ／Ｂ≦０．４０９の範囲を満たす実施例は、アコースティックノイズが著しく減少することが分かる。

一方、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率（Ｄ／Ｂ）が０．４０９を超える比較例は、アコースティックノイズの低減効果がないことが分かる。

上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率（Ｄ／Ｂ）が０．０２１未満では、上部カバー層１１２の厚さＤに比べて下部カバー層１１３の厚さＢが厚すぎて、クラックまたはデラミネーションが発生することがあり、また、目標容量に対する静電容量が低くて容量不良が発生する可能性がある。

一方、実施例のうち、セラミック本体１１０の厚さの１／２Ａに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）、及び下部カバー層１１３の厚さＢに対するアクティブ層１１５の厚さの１／２Ｃの比率（Ｃ／Ｂ）がそれぞれ０．３３１≦Ｂ／Ａ≦１．５３７及び０．１４８≦Ｃ／Ｂ≦２．４４１の範囲を満たす実施例であるサンプル１９〜３４は、アコースティックノイズが１８ｄＢ未満にさらに減少することが分かる。

一方、セラミック本体１１０の厚さの１／２Ａに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）が１．５３７を超えるか、下部カバー層１１３の厚さＢに対するアクティブ層１１５の厚さの１／２Ｃの比率（Ｃ／Ｂ）が０．１４８未満であるサンプル３５〜３７は、目標容量に対する静電容量が低くて容量不良が発生するという問題があった。

積層セラミックキャパシタの実装基板
図４は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図５は図４の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。

図４及び図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に相互離隔されて形成された第１及び第２電極パッド２２１、２２２と、を含む。

また、積層セラミックキャパシタ１００は、第１及び第２外部電極１３０、１４０において、第１及び第２絶縁層１３２、１４２が形成されず、第１及び第２導電層１３１、１４１が露出した第１または第２主面が印刷回路基板２１０と対向するように実装される。

また、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、それぞれの第１及び第２導電層１３１、１４１上に形成された第１及び第２めっき層１３３、１４３が第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、半田２３０によって印刷回路基板２１０と電気的に連結されることができる。

上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で電圧を印加すると、アコースティックノイズが発生することがある。

このとき、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３０、１４０と第１及び第２電極パッド２２１、２２２を連結する半田２３０の量を決める指標となることができ、半田２３０の量に応じてアコースティックノイズの大きさが調節されることができる。

本実施形態において、半田２３０は、セラミック本体１１０の第１及び第２端面及び第１及び第２側面まで延長形成された第１及び第２絶縁層１３１、１４２によりセラミック本体１１０の第１または第２主面の付近のみに形成されるため、上記のように半田２３０の量が減らしてアコースティックノイズの大きさを減少させることができる。

図６は図４の積層セラミックキャパシタが印刷回路基板に実装された状態で電圧が印加されて、積層セラミックキャパシタが変形する様子を概略的に示した断面図である。

図６を参照すると、このように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で積層セラミックキャパシタ１００の第１及び第２外部電極１３０、１４０に極性の異なる電圧が印加されると、セラミック本体１１０は誘電体層１１１の逆圧電性効果（ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によって厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３０、１４０が形成されたセラミック本体１１０の両端面は、ポアソン効果（ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張をするようになる。

ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３０、１４０が形成された長さ方向の両端部において収縮及び膨張が大きく発生する部分であり、該部分に半田２３０が接合されると、半田２３０を介してセラミック本体１１０の長さ方向の両端部の収縮及び膨張挙動が印刷回路基板２１０に大部分伝達されるため、アコースティックノイズの発生が大きく増加することがある。

しかし、本実施形態によると、第１及び第２外部電極１３０、１４０はその実装面がセラミック本体１１０の変位が少なく、振動があまり伝達されない位置、即ち、第１または第２主面となるようにする。

従って、電圧印加時、アクティブ層１１５の中心部ＣＬ_Ａで発生する変形率と下部カバー層１１３で発生する変形率の差により、セラミック本体１１０の両端面に形成された変曲点が半田２３０の高さ以下に形成されるようにしてアコースティックノイズを低減させることができる。

また、第１及び第２外部電極１３０、１４０の実装面を除いた第１及び第２端面と第１及び第２側面は、第１及び第２絶縁層１３２、１４２により、半田２３０が形成されないため、半田２３０の高さを最小化することができる。

このように第１及び第２外部電極１３０、１４０の周面に形成される半田２３０の体積を低減させることで、第１及び第２外部電極１３０、１４０及び半田２３０を介して伝達されるアコースティックノイズを低減させることができ、また、印刷回路基板２１０上に狭いピッチ（ｐｉｔｃｈ）で複数の積層セラミックキャパシタ１００を実装、即ち、高密度に実装してもそれぞれの積層セラミックキャパシタ１００の間に半田ブリッジ（ｓｏｌｄｅｒ ｂｒｉｄｇｅ）が生じないため、部品の信頼性を向上させることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３０、１４０ 第１及び第２外部電極
１３１、１４１ 第１及び第２導電層
１３２、１４２ 第１及び第２絶縁層
１３３、１４３ 第１及び第２めっき層
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田

Claims (15)

1. 複数の誘電体層を含むセラミック本体と、
   前記セラミック本体内で前記複数の誘電体層の各々を介して前記セラミック本体の両端面を通じて交互に露出するように配置された複数の第１及び第２内部電極を含むアクティブ層と、
   前記アクティブ層の一方側に形成された第１カバー層と、
   前記アクティブ層の他方側に形成され、前記第１カバー層より厚い第２カバー層と、
   複数の前記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、
   前記第１及び第２外部電極は、
   前記セラミック本体の両端面から両主面まで延長形成された第１及び第２導電層と、
   前記第１及び第２導電層の両端面に形成された第１及び第２絶縁層と、を含む積層セラミック電子部品。
2. 前記第１及び第２導電層は前記セラミック本体の両端面から両側面まで延長形成され、
   前記第１及び第２絶縁層は前記第１及び第２導電層の両端面から両側面まで延長形成されたことを特徴とする、請求項１に記載の積層セラミック電子部品。
3. 前記第１及び第２外部電極は、前記第１及び第２導電層の両主面及び前記第１及び第２絶縁層の端部を覆うように形成された第１及び第２めっき層をさらに含むことを特徴とする、請求項１または２に記載の積層セラミック電子部品。
4. 前記第１及び第２めっき層は、
   前記第１及び第２導電層の両主面及び前記第１及び第２絶縁層の端部を覆うように形成されたニッケル（Ｎｉ）めっき層と、
   前記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含むことを特徴とする、請求項３に記載の積層セラミック電子部品。
5. 前記第１及び第２絶縁層はエポキシレジスト（ｅｐｏｘｙ ｒｅｓｉｓｔ）であることを特徴とする、請求項１〜４の何れか一項に記載の積層セラミック電子部品。
6. 前記セラミック本体の全体の厚さの１／２をＡ、前記第２カバー層の厚さをＢ、前記アクティブ層の全体の厚さの１／２をＣ、前記第１カバー層の厚さをＤと規定すると、
   前記アクティブ層の中心部が前記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは１．０６５≦（Ｂ＋Ｃ）／Ａ≦１．７６４の範囲を満たすことを特徴とする、請求項１〜５の何れか一項に記載の積層セラミック電子部品。
7. 前記第１カバー層の厚さＤと前記第２カバー層の厚さＢの比率Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４０９の範囲を満たすことを特徴とする、請求項１〜６の何れか一項に記載の積層セラミック電子部品。
8. 前記セラミック本体の全体の厚さの１／２のＡに対する前記第２カバー層の厚さＢの比率Ｂ／Ａは０．３３１≦Ｂ／Ａ≦１．５３７の範囲を満たすことを特徴とする、請求項１〜７の何れか一項に記載の積層セラミック電子部品。
9. 前記第２カバー層の厚さＢに対する前記アクティブ層の全体の厚さの１／２のＣの比率Ｃ／Ｂは０．１４８≦Ｃ／Ｂ≦２．４４１の範囲を満たすことを特徴とする、請求項１〜８の何れか一項に記載の積層セラミック電子部品。
10. 電圧印加時に前記アクティブ層の中心部で発生する変形率と前記第２カバー層で発生する変形率の差により、前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の全体の厚さの中心部以下に形成されることを特徴とする、請求項１〜９の何れか一項に記載の積層セラミック電子部品。
11. 第１及び第２電極パッドを有する印刷回路基板と、
    前記第１及び第２電極パッド上に設けられた請求項１〜１０の何れか一項に記載の積層セラミック電子部品と、を含む積層セラミック電子部品の実装基板。
12. 第１及び第２内部電極が形成された複数のセラミックグリーンシートを前記複数のセラミックグリーンシートの各々を介して前記第１及び第２内部電極が対向配置されるよう積層し加圧して積層体を用意する段階と、
    前記積層体を１つのキャパシタに対応する領域ごとに切断し焼成してセラミック本体を用意する段階と、
    前記セラミック本体に、前記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、
    前記第１及び第２外部電極を形成する段階は、
    銅−ガラスを含む導電性ペーストを用いて、前記セラミック本体の両端面から両主面まで第１及び第２導電層を形成する段階と、
    エポキシレジストを用いて前記第１及び第２導電層の両端面に第１及び第２絶縁層を形成する段階と、を含む積層セラミック電子部品の製造方法。
13. 前記第１及び第２外部電極を形成する段階において、
    前記第１及び第２導電層は、前記セラミック本体の両端面から両側面まで延長形成され、
    前記第１及び第２絶縁層は、前記第１及び第２導電層の両端面から両側面まで延長形成されることを特徴とする、請求項１２に記載の積層セラミック電子部品の製造方法。
14. 前記第１及び第２絶縁層を形成する段階の後に、前記第１及び第２導電層の両主面及び前記第１及び第２絶縁層の端部をめっき処理して第１及び第２めっき層を形成する段階をさらに含むことを特徴とする、請求項１２または１３に記載の積層セラミック電子部品の製造方法。
15. 前記第１及び第２めっき層を形成する段階は、
    前記第１及び第２導電層の両主面及び前記第１及び第２絶縁層の端部を覆うようにニッケル（Ｎｉ）めっき層を形成した後、
    前記ニッケルめっき層上にスズ（Ｓｎ）めっき層を形成することを特徴とする、請求項１４に記載の積層セラミック電子部品の製造方法。

Images