KR102142519B1 - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 접촉되는 전극층; 상기 전극층 상에 배치되는 제1 도금부; 및 상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하고, 상기 제1 도금부는 Sn 도금층과 Ni 도금층이 번갈아 배치된 복수의 도금층을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
최근에는 모바일(mobile) 기기, 웨어러블(wearable) 기기 등의 수요가 증가함에 따라, 다양한 기후와 환경에서 사용할 수 있도록 적층 세라믹 커패시터의 내습 신뢰성을 확보하는 것에 대한 중요도가 높아지고 있다.
일반적으로 적층 세라믹 커패시터의 외부 전극의 전극층 상에 Ni 도금층 및 Sn 도금층을 도금하여 내습 신뢰성을 확보하고 있었으나, 전극층의 끊김, 전극층에 포함된 글라스가 외부로 돌출되는 글라스 비딩(glass beading) 현상 등으로 인하여 일반적인 도금 방법에 의해서는 도금 끊김 현상이 발생하는 문제점이 있었다. 도금 끊김이 발생한 부위는 수분 침투의 경로가 되어 내습 신뢰성을 저하시킬 우려가 있다.
본 발명의 일 목적은 도금 끊김 현상을 억제하여 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공하기 위함이다.
본 발명의 일 실시예는, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 접촉되는 전극층; 상기 전극층 상에 배치되는 제1 도금부; 및 상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하고, 상기 제1 도금부는 Sn 도금층과 Ni 도금층이 번갈아 배치된 복수의 도금층을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 일 실시예는, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 접촉되는 전극층; 상기 전극층 상에 배치되는 제1 도금부; 및 상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하고, 상기 제1 도금부는 Sn 도금층과 Ni 도금층이 번갈아 배치된 복수의 도금층을 포함하고, 상기 제1 도금부의 Sn 도금층과 Ni 도금층 간의 계면에 Sn-Ni 금속간화합물층이 배치되는 적층 세라믹 커패시터를 제공한다.
본 발명의 또 다른 일 실시예는, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 접촉되는 전극층; 상기 전극층 상에 배치되고 Sn, Ni 및 Sn-Ni 금속간화합물을 포함하는 제1 도금부; 및 상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 복수의 도금층을 포함하는 제1 도금부를 전극층과 제2 도금부 사이에 배치시킴으로써 도금 끊김 현상을 억제하여 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있는 효과가 있다.
도 1은 본 발명의 제1 내지 제4 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도를 개략적으로 나타낸 도면이다.
도 3은 적층 세라믹 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 4는 본 발명의 제1 실시예에 따른 도 2의 A 부분을 확대한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 도 2의 A 부분을 확대한 도면이다.
도 6은 본 발명의 제3 실시예에 따른 도 2의 A 부분을 확대한 도면이다.
도 7은 본 발명의 제4 실시예에 따른 도 2의 A 부분을 확대한 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 제1 내지 제4 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 I-I'선에 따른 단면도를 개략적으로 나타낸 도면이다. 도 3은 적층 세라믹 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 1 내지 도 3을 참조하면, 본 발명의 적층 세라믹 커패시터(100)는 바디(110) 및 외부 전극(130, 140)을 포함한다.
바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 액티브 영역의 상하 부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.
즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에서 X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다.
또한, 바디(110)에서, Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.
상기 액티브 영역은 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121, 122)이 번갈아 적층되는 구조로 이루어질 수 있다. 도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 형성할 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 바디의 제3 및 제4면(3, 4)에 형성된 전극층(131, 141)을 통해 제1 및 제2 외부 전극(130, 140)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130, 140)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 외부 전극(130, 140)은 전극층(131, 141), 제1 도금부(132, 142) 및 제2 도금부(133, 143)를 각각 포함할 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디(110)의 제1 및 제2 면(1, 2) 중 일부까지 각각 연장되게 형성될 수 있다. 또한, 제1 및 제2 외부 전극(130, 140)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디의 제5 및 제6 면(5, 6) 중 일부까지 각각 연장되게 형성될 수 있다.
전극층(131, 141)은 바디(110)와 외부 전극(130, 140)을 기계적으로 접합시켜주는 역할을 하며, 내부 전극(121, 122)과 외부 전극(130, 140)을 전기적 및 기계적으로 접합시켜주는 역할을 한다.
전극층(131, 141)의 형성 방법은 특별히 제한할 필요는 없으며, 전극층(131, 141)은 도전성 금속 및 글라스를 포함하는 페이스트를 이용하여 형성된 소성 전극이거나, 도전성 금속 및 베이스 수지를 포함하는 페이스트를 이용하여 형성된 수지계 전극일 수 있다. 또한, 전극층(131, 141)은 무전해 도금법, 스퍼터링 공법 또는 원자층 증착 방법을 이용하여 형성될 수도 있다.
다만, 전극층(131, 141)이 도전성 금속 및 글라스(glass)를 포함하는 소성 전극인 경우에는 전극층의 끊김, 전극층에 포함된 글라스가 외부로 돌출되는 글라스 비딩(glass beading) 현상 등으로 인하여 일반적인 도금 방법에 의해서는 도금 끊김 현상이 발생할 확률이 높다. 따라서, 전극층이 소성 전극인 경우에 하술하는 바와 같이 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저하게 나타날 수 있다.
도전성 금속 및 글라스(glass)를 포함하는 소성 전극은 도전성 금속 및 글라스(glass)를 포함하는 페이스트를 도포한 후 소성하여 형성한 것일 수 있다.
글라스는 바디(110)와 외부 전극(130, 140)을 기계적으로 접합시켜주는 역할을 하며, 도전성 금속은 내부 전극(121, 122)과 외부 전극(130, 140)을 전기적 및 기계적으로 접합시켜주는 역할을 한다. 이때, 도전성 금속은 Cu일 수 있다.
도 4 내지 도 7은 본 발명의 제1 내지 제4 실시예에 따른 도 2의 A 부분을 각각 확대한 도면이다.
상기 A 영역은 제1 외부 전극(130)의 일부를 확대하여 도시한 것이나, 제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하며, 제2 외부 전극(130)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 유사하므로, 이하 제1 외부 전극(130)을 기준으로 설명하며 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
이하, 도 4 및 도 5를 참조하여 본 발명의 제1 실시예 및 제2 실시예에 따른 제1 및 제2 도금부에 대하여 상세히 설명하도록 한다.
우선, 도 4를 참조하면 본 발명의 제1 실시예에 따른 제1 도금부(132)는 Sn 도금층(132a)과 Ni 도금층(132b)이 번갈아 배치된 복수의 도금층을 포함한다. 또한, 제2 도금부(133)는 종래의 일반적인 도금층에 해당할 수 있으며, Ni 도금층(133b) 및 Sn 도금층(133a)을 포함할 수 있다.
일반적으로 적층 세라믹 커패시터의 외부 전극의 도금층은 도 4에 도시된 제2 도금부(133)와 같이, Ni 도금층(133b) 및 상기 Ni 도금층(133b) 상에 형성된 Sn 도금층(133a)으로 구성되며, 전극층 상에 Ni 도금 및 Sn 도금을 순차적으로 행하여 도금층을 형성한다.
이러한 종래의 일반적인 도금층은 전극층의 끊김, 전극층에 포함된 글라스가 외부로 돌출되는 글라스 비딩(glass beading) 현상 등으로 인하여 도금 끊김 현상이 발생하는 문제점이 있었으며, 도금 끊김이 발생한 부위는 수분 침투의 경로가 되어 내습 신뢰성을 저하시킬 우려가 있었다. 도금 끊김 현상은 Sn 도금 시에는 Sn이 주로 횡 방향으로 성장을 하나, Ni 도금 시에는 Ni이 주로 종 방향으로 성장을 하게 되기 때문에 발생하게 된다. 즉, Sn은 도금 시 바디의 일면을 덮도록 바디의 일면에 평행한 방향(횡 방향)으로 주로 성장하기 때문에 도금 끊김이 잘 발생하지 않으나, Ni은 도금시 바디의 일면과 수직한 방향(종 방향)으로 주로 성장하기 때문에 도금 끊김이 발생하기 쉽다. 또한, Ni 도금의 끊김 간격이 넓은 부분에서는 Sn 도금이 횡 방향으로 성장함에도 불구하고 Sn 도금도 끊기는 현상이 발생할 수 있다.
반면에, 본 발명에서는 제1 도금부(132)가 도금 시 횡 방향으로 성장하는 Sn 도금층(132a)과 도금 시 종 방향으로 성장하는 Ni 도금층(132b)이 번갈아 배치된 복수의 도금층을 포함하기 때문에 도금 끊김 현상을 억제할 수 있다.
도금 끊김 현상을 억제하기 위하여 횡 방향으로 성장하는 Sn 도금층을 선도금층으로 추가하는 방안을 고려해 볼 수 있다. 즉, 제1 도금부를 Sn 도금층으로 하고, 제1 도금부 상에 종래의 일반적인 도금층에 해당하는 제2 도금부를 형성하는 방안을 고려해 볼 수 있다. 그러나 Sn 도금층만으로 제1 도금부를 구성하여 도금 끊김을 억제하기 위해서는 제1 도금부의 Sn 도금층이 일정 두께 이상을 확보하여야 하며, 제1 도금부의 Sn 도금층의 두께가 두꺼워짐에 따라 제1 도금부와 전극층과의 결합력이 떨어질 수 있고, 적층 세라믹 커패시터를 기판에 접합시 리플로우(Reflow) 과정에서 Sn 뭉침 현상이 발생할 수 있다. 리플로우(Reflow)란 기판과 적층 세라믹 커패시터의 전기적 접속을 행하기 위하여 열처리를 통해 솔더 크림을 용융하여 기판에 적층 세라믹 커패시터가 안정되게 접합되도록 하는 공정을 의미한다.
이에, 본 발명에서는 전극층(131) 상에 Sn 도금층(132a)과 Ni 도금층(132b)을 번갈아 배치하여 도금 끊김이 억제된 제1 도금부(132)를 형성하고, 이러한 도금 끊김이 억제된 제1 도금부(132) 상에 종래의 일반적인 도금층인 제2 도금부(133)를 형성함으로써 제2 도금부(133)의 도금 끊김 현상도 억제할 수 있다. 또한, Sn 도금층(132a)과 Ni 도금층(132b)이 번갈아 배치된 구조이므로 리플로우(Reflow) 시 Sn 뭉침 현상도 억제할 수 있다.
한편, 제1 도금부의 복수의 도금층 중 전극층과 접하도록 배치되는 도금층은 Sn 도금층일 수 있다. Sn 도금층이 전극층 상에서 횡 방향으로 성장함으로써 도금이 끊김없이 형성될 수 있다.
또한, 도 4에 도시한 바와 같이, 본 발명의 제1 실시예에 따라 제1 도금부(132)는 전극층 상에 순차적으로 배치되는 Sn 도금층(132a), Ni 도금층(132b) 및 Sn 도금층(132a)으로 이루어질 수 있다.
또한, 도 5에 도시한 바와 같이, 본 발명의 제2 실시예에 따라 제1 도금부(132`)는 전극층 상에 순차적으로 배치되는 Sn 도금층(132a), Ni 도금층(132b), Sn 도금층(132a), Ni 도금층(132b) 및 Sn 도금층(132a)으로 이루어질 수 있다.
한편, 제1 도금부(132)의 두께는 상기 제2 도금부(133)의 두께보다 얇을 수 있다. 제1 도금부(132)의 두께가 제2 도금부(133)의 두께보다 두꺼워지는 경우에는 적층 세라믹 커패시터의 부피가 커질 수 있으며, 단위 부피당 용량이 저하될 우려가 있기 때문이다.
보다 바람직하게는 제1 도금부(132)의 두께는 제2 도금부(133)의 두께의 1/2 이하일 수 있다.
또한, 제1 도금부의 Sn 도금층(132a) 두께는 0.1~1㎛일 수 있다.
제1 도금부의 Sn 도금층(132a) 두께가 0.1㎛ 미만인 경우에는 Sn 도금층의 연속성이 떨어져 Sn 도금층 상의 Ni 도금층이 끊길 우려가 있기 때문에 도금 끊김 억제 효과가 불충분할 수 있다.
반면에, 제1 도금부의 Sn 도금층(132a) 두께가 1㎛ 초과인 경우에는 적층 세라믹 커패시터를 리플로우 솔더링(Reflow soldering)으로 기판에 접합시 Sn 뭉침 현상이 발생할 수 있다. Sn 뭉침 현상이 발생하면 제1 도금부의 Sn 도금층(132a)에는 기공이 형성될 수 있기 때문에, 이러한 기공이 수분 침투 경로가 될 우려가 있다.
한편, 제1 도금부의 Ni 도금층(132b) 두께는 특별히 한정할 필요는 없으나, 바디(110)의 크기를 고려하여 1~5㎛로 제어할 수 있다.
하기 표 1은 Sn 도금층 및 Ni 도금층의 두께에 따른 전극 끊김 및 Sn 도금 뭉침에 대한 실험 데이터이다.
세라믹 바디를 준비한 후, 세라믹 바디의 길이 방향 양면에 Cu 분말 및 글라스(glass)를 포함하는 페이스트를 도포한 후 소성하여 전극층을 형성하였다. 그 후, 1차 Sn 도금층, Ni 도금층 및 2차 Sn 도금층이 하기 표 1에 기재된 두께를 가지도록 전극층 상에 1차 Sn 도금, Ni 도금 및 2차 Sn 도금을 순서대로 행하여 제1 도금부를 형성하였다. 그 후, 제1 도금부 상에 Ni 도금 및 Sn 도금을 순서대로 행하여 하기 표 2에 기재된 두께를 가진 Ni 도금층 및 Sn 도금층으로 이루어진 제2 도금부를 형성하여 적층 세라믹 커패시터를 제조하였다. 단, 시험번호 1의 경우 제1 도금부를 형성하지 않고 전극층 상에 제2 도금부만 형성한 것이다.
도금 끊김 발생율은 각각 100개의 샘플에 대하여 도금 완료 후 제1 및 제2 도금부의 단면을 분석하여 Ni 도금층에 끊김이 발생했는지 여부로 측정한 것이다.
Sn 도금 뭉침 불량율은 각각 100개의 샘플에 대하여 리플로우(Reflow) 후 제1 도금부의 Sn 도금층에 기공이 형성되었는지 여부로 측정한 것이다.
구분 제1 도금부 제2 도금부 Sn 도금 뭉침
불량율		 전극 끊김 발생율
1차 Sn 도금층
두께(㎛)		 Ni 도금층
두께(㎛)		 2차 Sn 도금층
두께(㎛)		 Ni 도금층
두께(㎛)		 Sn 도금층
두께(㎛)
1* - - - 3 5 0% 40%
2* 1.4 3 0.5 3 5 54% 0%
3 0.8 3 0.5 3 5 0% 0%
4 0.5 3 0.8 3 5 0% 0%
5* 0.5 3 1.5 3 5 77% 0%
시험번호 1의 경우 제1 도금부를 형성하지 않아 전극 끊김 발생율이 40%로 내습신뢰성이 열위하였다.
시험번호 2의 경우 1차 Sn 도금층 두께가 1㎛를 초과하고, 시험번호 5의 경우 2차 Sn 도금층 두께가 1㎛를 초과하여 리플로우(Reflow) 시 Sn 도금 뭉침이 발생한 것을 확인할 수 있다.
반면에, 시험번호 3 및 4의 경우 제1 도금부의 Sn 도금층 두께가 0.1~1㎛ 범위를 만족하여 Sn 도금 뭉침 불량이 발생하지 않았다.
상술한 바와 같이, 제1 도금부(132)는 제2 도금부(133)의 도금 끊김을 방지하기 위한 역할을 하며, 제2 도금부(133)는 종래의 도금층에 해당하는 구성일 수 있다. 따라서, 제2 도금부(133)는 제1 도금부(132) 상에 순차적으로 배치된 Ni 도금층(133b) 및 Sn 도금층(133a)을 포함할 수 있다. 이 경우, 제1 도금부(132)의 복수의 도금층 중 제2 도금부(133)와 접하도록 배치되는 도금층은 Sn 도금층일 수 있다. 즉, 제1 도금부(132)의 복수의 도금층의 처음 및 마지막에 배치되는 도금층은 Sn 도금층일 수 있다.
또한, 제2 도금부의 Ni 도금층(133b) 두께는 1~10㎛이고, 상기 제2 도금부의 Sn 도금층(133a) 두께는 1~10㎛일 수 있다. 다만 이에 한정되는 것은 아니며, 커패시터의 사이즈에 따라서 제2 도금부의 Ni 도금층(133b) 두께 및 Sn 도금층(133a) 두께를 조절할 수 있다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 제3 및 제4 실시예에 대하여 상세히 설명한다. 다만, 상술한 설명과 중복되는 부분은 생략한다.
도 6은 본 발명의 제3 실시예에 따른 도 2의 A 부분을 확대한 도면이다.
도 6을 참조하면, 본 발명의 제3 실시예에 따를 경우 제1 도금부(132``)는 Sn 도금층(132a)과 Ni 도금층(132b)이 번갈아 배치된 복수의 도금층을 포함하고, 제1 도금부의 Sn 도금층(132a)과 Ni 도금층(132b) 간의 계면에 Sn-Ni 금속간화합물층(132c)이 배치된다.
이러한 Sn-Ni 금속간화합물층(132c)은 리플로우(Reflow) 시 Sn 도금층(132a)과 Ni 도금층(132b) 간의 계면에서 Sn과 Ni가 상호 확산함에 따라 형성된 것일 수 있다.
이때, Sn-Ni 금속간화합물층(132c)은 Sn 함량이 10~90wt%이고, Ni 함량이 10~90wt%일 수 있다.
또한, 제2 도금부(133``)가 제1 도금부 상에 순차적으로 배치된 Ni 도금층(133b) 및 Sn 도금층(133a)을 포함하는 경우, 제2 도금부(133``)의 Sn 도금층(133a)과 Ni 도금층(133b) 간의 계면에도 Sn-Ni 금속간화합물층(133c)이 배치되고, 제1 도금부(132``)와 상기 제2 도금부(133``) 간의 계면에도 Sn-Ni 금속간화합물층(132d)이 배치될 수 있다.
도 7은 본 발명의 제4 실시예에 따른 도 2의 A 부분을 확대한 도면이다.
도 7을 참조하면, 본 발명의 제4 실시예에 따를 경우 제1 도금부(132```)는 Sn, Ni 및 Sn-Ni 금속간화합물을 포함한다.
제4 실시예에 따른 제1 도금부(132```)는 전극층 상에 Sn 도금층과 Ni 도금층이 번갈아 배치되도록 도금한 후, 제2 도금부를 형성하기 전에 열처리를 통한 Sn과 Ni의 상호 확산에 의해 각 도금층의 경계가 확인하기 곤란할 정도로 일체화되고 Sn, Ni 및 Sn-Ni 금속간 화합물이 혼합되어 있는 형태가 되도록 하여 형성할 수 있다.
한편, 제4 실시예에 따른 제2 도금부(133)는 제1 및 제2 실시예의 제2 도금부와 같이 제1 도금부 상에 순차적으로 배치된 Ni 도금층(133b) 및 Sn 도금층(133a)을 포함할 수 있다.
또한, 제4 실시예에 따른 제2 도금부는 제3 실시예의 제2 도금부와 같이 제2 도금부의 Sn 도금층과 Ni 도금층 간의 계면에도 Sn-Ni 금속간화합물층이 배치되고, 제1 도금부와 상기 제2 도금부 간의 계면에도 Sn-Ni 금속간화합물층이 배치된 형태일 수도 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부전극
130, 140: 제1 및 제2 외부전극
131, 141: 전극층
132: 제1 도금부
133: 제2 도금부

Claims (19)

  1. 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며,
    상기 외부 전극은,
    상기 내부 전극과 연결되는 전극층;
    상기 전극층 상에 배치되는 제1 도금부; 및
    상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하고,
    상기 제1 도금부는 Sn 도금층과 Ni 도금층이 번갈아 배치된 복수의 도금층을 포함하고, 상기 복수의 도금층에 포함된 Sn 도금층은 2 이상이고, 상기 제1 도금부의 두께는 상기 제2 도금부의 두께보다 얇은 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 도금부의 복수의 도금층 중 상기 전극층과 접하도록 배치되는 도금층은 Sn 도금층인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 도금부의 복수의 도금층은 상기 전극층 상에 순차적으로 배치되는 Sn 도금층, Ni 도금층 및 Sn 도금층으로 이루어진 적층 세라믹 커패시터.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 도금부의 두께는 상기 제2 도금부의 두께의 1/2 이하인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 도금부의 Sn 도금층 두께는 0.1~1㎛인 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제2 도금부는 상기 제1 도금부 상에 순차적으로 배치된 Ni 도금층 및 Sn 도금층을 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제2 도금부의 Ni 도금층 두께는 1~10㎛이고, 상기 제2 도금부의 Sn 도금층 두께는 1~10㎛인 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 전극층은 도전성 금속 및 글라스를 포함하는 소성 전극인 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 내부 전극은 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고,
    상기 외부 전극은 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터.
  11. 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며,
    상기 외부 전극은,
    상기 내부 전극과 접촉되는 전극층;
    상기 전극층 상에 배치되는 제1 도금부; 및
    상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하고,
    상기 제1 도금부는 Sn 도금층과 Ni 도금층이 번갈아 배치된 복수의 도금층을 포함하며, 상기 제1 도금부의 Sn 도금층과 Ni 도금층 간의 계면에 Sn-Ni 금속간화합물층이 배치되고, 상기 복수의 도금층에 포함된 Sn 도금층은 2 이상이고, 상기 제1 도금부의 두께는 상기 제2 도금부의 두께보다 얇은 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 제1 도금부의 두께는 상기 제2 도금부의 두께보다 얇은 적층 세라믹 커패시터.
  13. 제11항에 있어서,
    상기 제1 도금부의 두께는 상기 제2 도금부의 두께의 1/2 이하인 적층 세라믹 커패시터.
  14. 제11항에 있어서,
    상기 Sn-Ni 금속간화합물층은 Sn 함량이 10~90 wt%이고, Ni 함량이 10~90 wt%인 적층 세라믹 커패시터.
  15. 제11항에 있어서,
    상기 제2 도금부는 상기 제1 도금부 상에 순차적으로 배치된 Ni 도금층 및 Sn 도금층을 포함하며,
    상기 제2 도금부의 Sn 도금층과 Ni 도금층 간의 계면에 Sn-Ni 금속간화합물층이 배치되고, 상기 제1 도금부와 상기 제2 도금부 간의 계면에 Sn-Ni 금속간화합물층이 배치되는 적층 세라믹 커패시터.
  16. 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며,
    상기 외부 전극은,
    상기 내부 전극과 접촉되는 전극층;
    상기 전극층 상에 배치되고 Sn, Ni 및 Sn-Ni 금속간화합물을 포함하는 제1 도금부; 및
    상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하고,
    상기 제1 도금부의 두께는 상기 제2 도금부의 두께보다 얇은 적층 세라믹 커패시터.
  17. 삭제
  18. 제16항에 있어서,
    상기 제2 도금부는 상기 제1 도금부 상에 순차적으로 배치된 Ni 도금층 및 Sn 도금층을 포함하는 적층 세라믹 커패시터.
  19. 제18항에 있어서,
    상기 제2 도금부의 Sn 도금층과 Ni 도금층 간의 계면에 Sn-Ni 금속간화합물층이 배치되고,
    상기 제1 도금부와 상기 제2 도금부 간의 계면에 Sn-Ni 금속간화합물층이 배치되는 적층 세라믹 커패시터.
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