KR101792396B1 - 커패시터 및 그 제조방법 - Google Patents

커패시터 및 그 제조방법 Download PDF

Info

Publication number
KR101792396B1
KR101792396B1 KR1020160021731A KR20160021731A KR101792396B1 KR 101792396 B1 KR101792396 B1 KR 101792396B1 KR 1020160021731 A KR1020160021731 A KR 1020160021731A KR 20160021731 A KR20160021731 A KR 20160021731A KR 101792396 B1 KR101792396 B1 KR 101792396B1
Authority
KR
South Korea
Prior art keywords
external electrodes
auxiliary
electrodes
external electrode
electrode
Prior art date
Application number
KR1020160021731A
Other languages
English (en)
Other versions
KR20170051129A (ko
Inventor
유수연
최재열
구현희
전병진
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US15/288,299 priority Critical patent/US10187994B2/en
Priority to JP2016205200A priority patent/JP7062856B2/ja
Priority to CN201610921161.3A priority patent/CN106653363B/zh
Publication of KR20170051129A publication Critical patent/KR20170051129A/ko
Application granted granted Critical
Publication of KR101792396B1 publication Critical patent/KR101792396B1/ko
Priority to US15/883,504 priority patent/US10537025B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/252—Terminals the terminals being coated on the capacitive element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 개시의 일 실시 예에 따른 커패시터는 일면에 노출되도록 형성된 제1 및 제2 리드부를 리드부를 각각 갖는 제1 및 제2 내부전극을 포함하는 바디, 바디의 일면에 형성되며 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극 및 상기 제1 및 제2 외부전극과 전기적으로 연결되며, 상기 바디의 일면과 연결된 면의 일부를 덮는 제1 및 제2 보조 외부전극을 포함함으로써, 용량 극대화와 동시에 회로기판과의 고착강도를 향상시킬 수 있다.

Description

커패시터 및 그 제조방법{CAPACITOR AND MANUFACTURING METHOD OF THE SAME}
본 개시는 커패시터 및 그 제조방법에 관한 것이다.
소형화된 IT 제품 성능 향상에 따라 소형의 초고용량 제품의 필요성이 대두되고 있다. 이에 기존 적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitor) 에서 외부전극이 실장면에 구성된 BLCC(Bottom Land Ceramic Capacitor)이 새로운 공법으로 연구되고 있다. 외부전극을 실장면에 구성함으로써 길이 방향(Length direction)의 크기 증가는 물론, 용량 구현이 가능한 내부 전극의 형성 면적이 증가될 수 있으며, 이로 인해 중첩(overlap) 영역 증가로 동일 커패시터 크기 내에서 용량의 극대화가 가능해질 수 있다. 또한, 어쿠스틱 노이즈(acoustic noise) 감소 및 휨강도 등 특성 개선 효과를 확보할 수 있다.
그러나, 육면체의 바디(body)에서 실장면에만 외부전극이 구성됨으로써 발생하는 한계점이 있다. 구체적으로, 커패시터 로딩(loading)시 외부전극이 형성된 실장면 방향을 선별하여 로딩(loading) 해야 하므로, 생산 작업성과 함께 고객사의 사용 편리함이 감소할 수 있다. 또한, 종래 MLCC 대비 솔더링(soldering) 면적이 감소되어, 실장 기판과의 고착강도가 취약하다는 문제점이 발생할 수 있다.
따라서, 생산 작업성의 용이성과 실장 기판과의 고착강도를 개선할 수 있는 커패시터의 구조가 개발되어야 한다.
하기 선행기술문헌에 기재된 특허문헌들은 커패시터에 관한 설명이다.
한국공개특허공보 제2014-0143321호 한국공개특허공보 제2015-0033392호
한편, 실장면에만 형성된 외부전극은 회로기판에 실장시 솔더링 면적 감소로 인한 고착 강도가 취약하다는 문제점이 있다.
본 개시의 여러 목적 중 하나는 바디의 측면에 보조 외부전극을 형성함으로써, 회로기판에 실장시 기판과의 고착강도를 개선할 수 있으며, 바디의 측면의 실링 효과로 바디의 외관을 보호할 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나인 본 개시의 일 실시 예에 따른 커패시터는 하면에 노출되도록 형성된 제1 및 제2 리드부를 갖는 제1 및 제2 내부전극을 포함하는 바디, 바디의 하면에 형성되며 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극 및 제1 및 제2 외부전극과 전기적으로 연결되며, 바디의 양 측면의 일부에 형성된 제1 및 제2 보조 외부전극을 포함함으로써, 용량 극대화와 동시에 회로기판과의 고착강도를 향상시킬 수 있도록 하는 것이다.
본 개시의 일 실시 예에 따른 커패시터는 바디의 측면에 보조 외부전극을 형성시켜 용량 극대화와 동시에 회로기판에 실장시 기판과의 고착강도를 개선할 수 있으며, 커패시터 로딩 작업성 개선 및 용이성을 확보하도록 하는 것이다.
도 1은 본 개시의 일 실시 예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2 및 3은 본 개시의 일 실시 예에 따른 바디의 분해도 및 사시도를 개략적으로 도시한 것이다.
도 4는 본 개시의 일 실시 예에 따른 커패시터의 단면도를 개략적으로 도시한 것이며, 도 5 및 6은 도 4의 A부의 확대도를 개략적으로 도시한 것이다.
도 7은 본 개시의 다른 실시 예에 따른 커패시터의 단면도를 개략적으로 도시한 것이며, 도 8은 도 7의 B부의 확대도를 개략적으로 도시한 것이다.
도 9는 본 개시의 또 다른 실시 예에 따른 커패시터의 단면도를 개략적으로 도시한 것이며, 도 10은 도 9의 C부의 확대도를 개략적으로 도시한 것이다.
도 11은 본 개시의 또 다른 실시 예에 따른 커패시터의 단면도를 개략적으로 도시한 것이며, 도 12는 도 11의 D부의 확대도를 개략적으로 도시한 것이다.
도 13a 내지 13c는 본 개시의 일 실시 예에 따른 커패시터의 제조방법을 개략적으로 도시한 것이다.
도 14는 본 개시의 일 실시 예에 따른 커패시터가 회로기판에 실장된 사시도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 커패시터에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 커패시터의 사시도를 개략적으로 도시한 것이고, 도 2 및 3은 본 개시의 일 실시 예에 따른 바디의 분해도 및 사시도를 개략적으로 도시한 것이며, 도 4는 본 개시의 일 실시 예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 1 내지 3을 참조하면, 본 개시의 일 실시 예에 따른 커패시터(100)는 일면에 노출되도록 형성된 제1 리드부(124)를 갖는 제1 내부전극(120) 및 유전체층(111, 112))을 사이에 두고 상기 제1 내부전극과 교대로 적층되며 상기 일면에 노출되도록 형성된 제2 리드부(134)를 갖는 제2 내부전극(130)을 포함하는 바디(110), 상기 바디의 일면에 형성되며 상기 제1 및 제2 내부전극(120, 130)과 각각 전기적으로 연결된 제1 및 제2 외부전극(141, 143) 및 제1 및 제2 외부전극과 전기전으로 연결되며 바디의 일면과 연결된 면의 일부를 덮는 제1 및 제2 보조 외부전극(151, 153)을 포함한다.
상기 바디(110)는 일면 및 상기 일면과 마주보는 타면, 상기 일면과 타면을 연결하는 면들을 가질 수 있다. 즉, 상기 바디는 유전체층의 적층 방향(폭(W) 방향)으로 마주보는 제1면 및 제2면과, 길이(L) 방향으로 마주보는 제3면 및 제4면과 두께 방향(T)으로 마주보는 제5면 및 제6면을 포함하는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
상기 바디의 제5면 및 제6면은 상기 바디의 일면 및 타면에 대응된다.
상기 바디는 상면, 하면 및 상기 상면과 하면을 연결하는 측면을 포함하며, 하면에 노출되도록 형성된 제1 및 제2 리드부를 갖는 제1 및 제2 내부전극을 포함하며, 상기 하면은 상기 바디의 일면에 대응된다. 즉, 상기 바디의 일면은 제5면 또는 하면이며, 회로기판의 실장 영역에 배치되는 실장면이 될 수 있다.
상기 바디(110)는 복수의 유전체층(111, 112)이 적층되어 형성된다.
상기 바디(110)를 구성하는 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층의 경계는 육안으로 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 유전체층의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite) 재료를 포함할 수 있다. 상기 페로브스카이트 재료는 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등 일 수 있다.
상기 바디(110)의 내부에는 내부전극(120, 130)이 형성된다. 상기 내부전극은 제1 극성의 제1 내부전극(120)과 제2 극성의 제2 내부전극(130)을 한 쌍으로 포함하며, 일 유전체층을 사이에 두고 서로 대향하도록 적층될 수 있다.
상기 제1 및 제2 내부전극(120, 130)은 커패시터의 실장면인 일면에 수직으로 배치될 수 있다.
상기 제1 및 제2 내부전극(120, 130)은 금속 재료를 포함하는 도전성 페이스트에 의하여 형성될 수 있다. 상기 금속 재료는 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으나 이에 제한되는 것은 아니다.
상기 유전체층을 형성하는 유전체층 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 제1 및 제2 내부전극을 인쇄할 수 있다.
상기 제1 및 제2 내부전극이 인쇄된 유전체층을 번갈아가며 적층하고 소성하여 바디를 형성할 수 있다.
본 개시에서 제1 및 제2는 서로 다른 극성을 의미할 수 있다.
제1 및 제2 내부전극(120, 130)은 일면에 노출되도록 형성된 제1 및 제2 리드부(124, 134)를 가진다.
종래의 커패시터는 제1 및 제2 내부전극이 바디의 일면 및 상기 일면과 마주보는 타면을 연결하는 양 측면으로 각각 노출된 구조였으나, 본 개시의 커패시터는 제1 및 제2 내부전극이 일면으로 노출되는 구조이다. 상기 구조로 인하여, 종래의 커패시터 대비 용량부의 면적이 증가될 수 있으며 고용량을 구현할 수 있다.
본 개시의 일 실시 형태에 따른 커패시터는 수직 적층형일 수 있다.
상기 제1 및 제2 리드부(124, 134)는 제1 및 제2 내부전극이 형성하는 내부전극 패턴에서 두께 방향(T방향)으로 길이가 증가하여 바디의 일면으로 노출된 영역을 의미할 수 있다.
상기 제1 및 제2 내부전극(120, 130)은 중첩되는 영역(122, 132)에 의하여 정전용량을 형성하며, 서로 다른 극성의 제1 및 제2 외부전극(141, 143)과 연결되는 제1 및 제2 리드부(124, 134)는 중첩되는 영역을 가지지 않는다.
상기 제1 및 제2 리드부(124, 134)는 중첩되지 않고 절연되어 있으므로, 바디 제조를 위한 적층체의 절단 시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
도 3을 참조하면, 상기 제1 및 제2 내부전극(124, 134)이 상기 바디(110)의 일면, 즉 하면에 교대로 노출되고 있음을 알 수 있다.
또한, 상기 제1 및 제2 내부전극(124, 134)은 상기 바디(110)의 일면의 모서리와 일정 거리 이격되어 있다.
도 4를 참조하면, 본 개시의 일 실시 형태에 따른 커패시터는 바디의 일면으로 인출된 제1 내부전극의 제1 리드부(124)와 연결되도록 형성된 제1 외부전극(141) 및 바디의 일면으로 인출된 제2 내부전극의 제2 리드부(134)와 연결되도록 형성된 제2 외부전극(153)을 포함한다. 즉, 상기 제1 및 제2 외부전극은 상기 바디의 일면 즉, 하면에 형성될 수 있다.
상기 제1 및 제2 외부전극(141, 143)은 상기 바디의 일면의 모서리에서 10~50μm 이격된 위치에 형성될 수 있으며, 상기 제1 및 제2 외부전극 사이의 거리는 30~40μm이상일 수 있다.
상기 제1 및 제2 외부전극 사이의 거리가 30~40μm 이상이면 , 제1 및 제2 외부전극 간의 쇼트(short)를 방지할 수 있다.
상기 제1 및 제2 외부전극(141, 143)은 금속 재료를 포함할 수 있다.
상기 금속 재료는 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 제1 및 제2 외부전극(141, 143)은 절연성 물질을 더 포함할 수 있으며, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 및 제2 외부전극(141, 143)은 각각 제1 및 제2 리드부와 연결되기 위하여 상기 바디의 일면에 형성된다.
상기 제1 및 제2 외부전극이 상기 바디의 일면에만 형성될 경우, 솔더 필렛(solder fillet)이 바디 대비 돌출되는 부분을 감소시킬 수 있으며, 상기 돌출되는 부분이 감소된 영역만큼의 칩 사이즈를 증가시킬 수 있다. 이로 인해, 동일 사이즈 대비 용량 극대화 효과를 얻을 수 있다. 그러나, 바디의 일면에만 형성된 제1 및 제2 외부전극의 경우, 솔더 필렛과 접하는 면적이 감소되어 회로기판과의 고착강도가 취약하다는 단점이 있다.
도 5 및 6은 도 4의 A부의 확대도를 개략적으로 도시한 것이다.
도 4 내지 6을 참조하면, 본 개시의 일 실시 형태에 따른 커패시터는 상기 제1 및 제2 외부전극(141, 143)과 전기적으로 연결되며 상기 바디의 일면과 연결된 면의 일부를 덮는 제1 및 제2 보조 외부전극(151, 153)을 포함한다.
상기 제1 및 제2 보조 외부전극(151, 153)은 상기 제1 및 제2 외부전극이 형성된 상기 바디의 일면 및 상기 일면과 연결된 면의 일부를 덮도록 형성될 수 있다.
상기 제1 및 제2 보조 외부전극은 상기 제1 및 제2 외부전극에서 상기 제1 및 제2 외부전극이 형성되지 않은 상기 바디의 표면으로 연장 형성될 수 있다.
상기 제1 및 제2 보조 외부전극(151, 153)은 상기 바디의 표면 및 상기 외부전극의 표면을 따라 형성될 수 있다.
상기 제1 및 제2 보조 외부전극(151, 153)은 상기 제1 및 제2 외부전극과 다른 것으로, 도전성 금속과 글라스를 포함하는 외부전극과 달리 금속 재료로 이루어진다. 상기 금속 재료는 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 금속 재료가 구리(Cu)일 경우, 귀금속인 금(Au) 및 은(Ag) 등에 비해 가격이 낮으며 높은 전기 전도성을 가지고 있으므로, 제조 원가 감소와 함께 상기 제1 및 제2 외부전극과의 전기 연결성을 향상시킬 수 있다.
상기 제1 보조 외부전극(451)은 제1 외부전극(441)으로부터 상기 바디(410)의 일면과 타면을 연결하는 면까지 연장 형성될 수 있다.
상기 제1 및 제2 보조 외부전극은 상기 바디의 일면 및 타면을 연결하는 면과 상기 바디의 타면의 일부를 덮도록 연장 형성될 수 있다.
즉, 상기 바디의 일면은 외부전극 및 보조 외부전극으로 이루어진 2층 구조의 전극이 형성되며, 상기 바디의 일면과 연결된 면의 일부는 보조 외부전극으로 이루어진 1층 구조의 전극이 형성될 수 있다.
상기 제1 및 제2 보조 외부전극을 포함함으로써, 디의 표면에 도전성 재료가 형성된 면적이 증가할 수 있어 도금층 형성이 용이하며, 이로 인해 커패시터의 용량 극대화와 동시에 회로기판과의 고착강도를 향상시킬 수 있다. 또한, 커패시터 로딩시 작업성 개선 및 용이성이 향상될 수 있으며, 바디 표면의 실링 효과로 커패시터의 외관을 보호할 수 있다.
상기 제1 및 제2 보조 외부전극(151, 153)은 상기 제1 및 제2 외부전극과 다른 것으로, 도전성 금속과 글라스를 포함하는 외부전극과 달리 금속 재료로 이루어진다. 상기 금속 재료는 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 제1 및 제2 보조 외부전극(151, 153)은 도금층을 형성하기 위한 씨드층(seed layer)의 역할을 할 수 있다. 이로 인해, 상기 제1 및 제2 외부전극 및 제1 및 제2 보조 외부전극 상에 도금층이 형성될 수 있다.
즉, 상기 제1 및 제2 외부전극 외에 바디의 표면 상에 도금층이 형성될 수 있으며, 이로 인해 커패시터 실장시 솔더 필렛과 접하는 면적이 증가시켜 고착강도를 개선할 수 있다.
상기 바디의 일면에 형성된 제1 및 제2 외부전극은 실제 외부와 전기적으로 연결되는 전극 역할을 하는 것이며, 상기 제1 및 제2 보조 외부전극은 최소한의 두께로 형성되어 회로기판 실장시 고착강도를 개선하는 역할을 할 수 있다.
상기 제1 및 제2 보조 외부전극(151, 153)은 상기 내부전극과 직접적으로 연결되지 않으며, 상기 제1 외부전극 또는 제2 외부전극을 통하여 상기 제1 및 제2 내부전극과 간접적으로 연결된다.
상기 제1 및 제2 보조 외부전극(151, 153) 및 상기 보조 외부전극의 표면에 형성된 도금층(미도시)의 두께의 합은 상기 제1 및 제2 외부전극(141, 143)의 두께 대비 10~60%일 수 있다.
상기 제1 및 제2 보조 외부전극의 두께(도금층을 제외한 두께)는 0.05 내지 10μm의 두께로 형성될 수 있다. 상기 제1 및 제2 보조 외부전극은 도금층이 형성될 수 있을 정도의 씨드 역할을 하는 것으로, 최소한의 두께로 형성될 수 있다.
상기 도금층은 상기 바디의 일부 및 제1 및 제2 외부전극을 덮도록 형성되며, 이로 인해, 커패시터의 용량 구현과 함께 고착강도를 증가시킬 수 있어, 어쿠스틱 노이즈를 감소시킬 수 있다.
또한, 상기 제1 및 제2 보조 외부전극에 의해 상기 바디의 일부에 도금층이 형성되는 것이므로 바디의 외관을 보호할 수 있다.
이하, 도면을 참조하여 제1 보조 외부전극 및 제1 외부전극에 대하여 설명하지만, 이는 제1 보조 외부전극 및 제1 외부전극에만 한정되는 것이 아니라 제2 보조 외부전극 및 제2 외부전극에 적용된다.
도 4 내지 6을 참조하면, 상기 제1 외부전극(141)은 상기 바디(110)의 일면의 모서리에서 이격되어 형성될 수 있다.
상기 제1 보조 외부전극(151)은 상기 제1 외부전극(141)의 일부를 덮도록 형성될 수 있다.
상기 바디(110)는 일면 및 상기 일면과 마주보는 타면을 포함하고, 상기 제1 외부전극(141)은 일 측면, 타 측면, 상기 일측면과 타측면을 연결하는 하면을 포함한다.
도 5에 도시된 바와 같이, (a)는 상기 제1 보조 외부전극(151)이 상기 제1 외부전극을 둘러싸도록 형성된 것이고, (b)는 상기 제1 보조 외부전극(151)이 상기 제1 외부전극(141)의 일측면을 제외한 나머지 영역을 둘러싸도록 형성된 것이고, (c)는 상기 제1 보조 외부전극이 상기 제1 외부전극(141)의 하면의 일부에서부터 상기 바디(110)의 타면의 일부까지 연장 형성된 것이며, (d)는 상기 제1 보조 외부전극(151)이 상기 제1 외부전극(141)의 타측면에서부터 상기 바디(110)의 타면의 일부까지 형성된 것이다.
상기 바디의 타면의 일부에 형성된 제1 보조 외부전극의 두께는 상기 바디의 일면과 타면을 연결하는 면에 형성된 제1 보조 외부전극의 두께와 동일하거나 더 얇을 수 있다.
도 6을 참조하면, 상기 제1 보조 외부전극은 상기 바디의 표면이 노출되는 비연결부(미도시)를 포함할 수 있으며, (a)는 상기 제1 보조 외부전극(151)이 상기 제1 외부전극(141)을 둘러싸도록 형성된 것이고, (b)는 상기 제1 보조 외부전극(151)이 상기 제1 외부전극(141)의 일측면을 제외한 나머지 영역을 둘러싸도록 형성된 것이다.
상기 제1 보조 외부전극(151)은 도금층을 형성하기 위한 씨드 역할을 하는 것으로, 최소한의 두께를 가질 수 있으며, 이때 바디의 표면이 노출되는 영역을 포함할 수 있다.
상기 제1 보조 외부전극의 비연결부의 경우, 상기 제1 보조 외부전극을 형성할 때 열처리 공정 이후에 형성되는 것일 수 있다.
상기 비연결부의 면적이 클수록 균일한 도금층을 확보하지 못할 수 있으므로, 상기 비연결부의 면적은 균일한 도금층을 확보할 수 있는 범위일 수 있다.
도 7은 본 개시의 다른 실시 예에 따른 커패시터(200)의 단면도를 개략적으로 도시한 것이며, 도 8은 도 7의 B부의 확대도를 개략적으로 도시한 것이다.
도 7 및 8은 도시된 구성 요소 중에서 도 1 내지 6에 도시된 구성요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 7 및 8을 참조하면, 상기 제1 외부전극(241)은 상기 바디(210)의 일면과 연결된 면의 일부까지 연장 형성될 수 있으며, 이때, 제1 외부전극(241)은 L자 형태일 수 있다.
이때, 상기 제1 및 제2 보조 외부전극은 상기 제1 및 제2 외부전극에서 상기 바디의 일면과 타면을 연결하는 면 전체 또는 상기 바디의 타면의 일부까지 연장되어 형성될 수 있다.
상기 바디의 일면과 연결된 면에서는 상기 제1 및 제2 외부전극과 제1 및 제2 보조 외부전극이 형성된 2층 구조의 전극과 상기 제1 및 제2 보조 외부전극이 형성된 1층 구조의 전극을 포함할 수 있다.
도 8에 도시된 바와 같이, (a)는 상기 제1 보조 외부전극(251)이 상기 제1 외부전극(241)을 둘러싸도록 형성된 것이고, (b)는 상기 제1 보조 외부전극(251)이 상기 제1 외부전극(241)의 일측면을 제외한 나머지 영역을 둘러싸도록 형성된 것이고, (c)는 상기 제1 보조 외부전극(251)이 상기 제1 외부전극(241)의 하면의 일부에서부터 상기 바디의 타면의 일부까지 연장 형성된 것이며, (d)는 상기 제1 보조 외부전극(251)이 상기 제1 외부전극(241)의 타측면에서부터 상기 바디의 타면의 일부까지 형성된 것이다.
도 9는 본 개시의 또 다른 실시 예에 따른 커패시터(300)의 단면도를 개략적으로 도시한 것이며, 도 10은 도 9의 C부의 확대도를 개략적으로 도시한 것이다.
도 9 및 10은 도시된 구성 요소 중에서 도 1 내지 6에 도시된 구성요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
상기 제1 외부전극(341)은 상기 바디(310)의 일면의 모서리까지 형성될 수 있다.
도 10에 도시된 바와 같이, (a)는 상기 제1 보조 외부전극(351)이 상기 제1 외부전극(341)을 둘러싸도록 형성된 것이고, (b)는 상기 제1 보조 외부전극(351)이 상기 제1 외부전극(341)의 일측면을 제외한 나머지 영역을 둘러싸도록 형성된 것이고, (c)는 상기 제1 보조 외부전극(351)이 상기 제1 외부전극(341)의 하면의 일부에서부터 상기 바디(310)의 타면의 일부까지 연장 형성된 것이며, (d)는 상기 제1 보조 외부전극(351)이 상기 제1 외부전극(341)의 타측면에서부터 상기 바디(310)의 타면의 일부까지 연장 형성된 것이다.
즉, 상기 제1 보조 외부전극(351)은 상기 외부전극(341)의 일 측면, 하면, 타 측면에서부터 상기 바디(310)의 타면의 일부까지 최소한의 두께로 얇게 도포될 수 있다.
상기 바디의 타면의 일부에 형성된 제1 보조 외부전극의 두께는 상기 바디의 일면과 타면을 연결하는 면에 형성된 보조 외부전극의 두께와 동일하거나 더 얇을 수 있다.
상기 제1 보조 외부전극(451)은 제1 외부전극(441)으로부터 상기 바디(410)의 일면과 타면을 연결하는 면까지 연장 형성될 수 있다.
도 14는 본 개시의 일 실시 예에 따른 커패시터(100)가 회로기판(180)에 실장된 사시도를 개략적으로 도시한 것이다.
도 14를 참조하면, 상기 제1 및 제2 외부전극 및 상기 제1 및 제2 보조 외부전극 상에 도금층(152, 154)이 형성된다.
상기 도금층(152, 154)은 상기 제1 및 제2 외부전극 및 상기 제1 및 제2 보조 외부전극의 표면에 균일한 두께로 형성될 수 있다. 즉, 상기 도금층은 상기 바디의 일면에서 타면까지 연장 형성된 형태일 수 있다. 이로 인해, 커패시터의 외관 보호 및 회로기판의 고착강도를 개선할 수 있다.
상기 도금층(152, 154)은 회로기판 실장시 솔더 필렛과의 접합을 위한 것일 수 있다.
상기 도금층(152, 154)은 니켈(Ni), 주석(Sn), 또는 이들의 합금일 수 있으나, 이에 제한되는 것은 아니다.
상기 도금층(152, 154)의 두께는 1~10μm일 수 있다.
구분 보조 외부전극의 두께(μm) 도금층의 균일성 보조 외부전극의 박리성 회로기판과의 고착강도 커패시터의 두께 범위
1* 0.05
(보조 외부전극 전체 면적 대비 비연결부 면적 12%)		 △ ○ △ ○
2 0.05
(보조 외부전극 전체 면적 대비 비연결부 면적 8%)		 ○ ○ ○ ○
3 2 ○ ○ ○ ○
4 4 ○ ○ ○ ○
5 6 ○ ○ ○ ○
6 8 ○ ○ ○ ○
7 10 ○ ○ ○ ○
8* 12 ○ △ △ ×
9* 14 ○ × × ×
*: 비교예
상기 표 1은 본 개시의 일 실시 형태에 커패시터에서 보조 외부전극의 두께에 따른 도금층의 균일성, 보조 외부전극의 박리성, 회로기판과의 고착강도, 커패시터의 두께 범위 만족과 외부전극의 찢어짐에 대한 특성 평가를 나타낸 것이다.
상기 도금층의 균일성은 도금층이 형성되는 두께의 균일한 것을 말하며, 상기 보조 외부전극의 박리성은 바디 또는 외부전극과 보조 외부전극 간의 부착정도를 나타내는 것으로, 공간 형성이 발생하지 않을 경우 "○", 도금층 중 외부전극의 하면 중 일부와 박리된 경우 "△", 외부전극의 하면 전체와 박리된 경우 "×"로 표시하였다.
상기 회로기판과의 고착강도는 일정시간 힘을 가하여 커패시터와 회로기판 사이에 박리, 바디의 전단 및 그 징후가 없는 것에 대한 것으로, 고착불량이 0%인 것을 "○", 고착불량이 5~15%인 것을 "△", 고착불량이 15%를 초과한 것을 "×"로 표시하였다.
상기 보조 외부전극은 도금층 형성이 가능한 수준의 두께를 가질 수 있으며, 바디의 표면이 노출되는 비연결부를 포함할 수 있다.
그러나, 상기 보조 외부전극 전체 면적 대비 비연결부의 면적이 10%를 초과할 경우, 도금층의 균일성이 낮아질 수 있으며, 이로 인해 커패시터와 회로기판과의 고착강도를 확보하지 못할 수 있다.
상기 보조 외부전극의 두께가 10μm를 초과할 경우, 상기 보조 외부전극이 상기 바디 및 외부전극과 밀착되지 못하고 그 사이에 공간이 생기는 현상이 발생할 수 있다. 이로 인해, 도금층과 외부전극 간에 박리가 일어나게 되며, 도금이 불가능한 상태이므로 커패시터와 회로기판의 고착강도 역시 확보할 수 없다. 또한, 보조 외부전극의 두께 증가로 인하여 커패시터의 두께 범위를 초과할 수 있다.
따라서, 보조 외부전극의 두께는 도금층이 형성될 수 있을 정도의 최소한의 두께로 형성되되, 비연결부의 면적이 증가하지 않는 범위로 형성될 수 있으며, 0.05 내지 10μm일 수 있다.
이하, 본 개시에 의한 커패시터 제조방법에 대하여 설명한다.
본 개시의 일 실시 예에 따른 커패시터의 제조방법은 내부전극 패턴이 형성된 유전체층을 적층하여 일면에 내부전극 패턴이 노출된 적층체를 형성하는 단계, 상기 적층체의 일면에 외부전극 페이스트를 도포하는 단계, 상기 적층체 및 외부전극 페이스트를 소성하여 외부전극이 형성된 바디를 얻는 단계, 상기 외부전극과 전기적으로 연결되며 상기 바디의 일면과 연결된 면의 일부를 덮도록 보조 외부전극을 형성하는 단계를 포함한다.
상기 적층체는 상부에 내부전극 패턴이 형성된 복수개의 유전체층을 적층하여 형성될 수 있다.
상기 내부전극 패턴은 상기 바디의 일면에 노출되도록 형성될 수 있으며, 상기 바디의 일면에 상기 내부전극 패턴과 전기적으로 연결되도록 외부전극을 형성할 수 있다.
상기 외부전극 형성 이후에 소성 공정을 거쳐 외부전극(141, 143)이 형성된 바디(110)를 얻을 수 있다.
상기 외부전극(141, 143)을 형성하는 방법은 상기 적층체에 외부전극 페이스트를 도포하여 형성할 수 있다.
상기 외부전극 페이스트는 양각 및 음각 지그를 이용하여 도포되거나 휠 타입(wheel type) 설비 또는 스크린 인쇄 공법으로 인쇄될 수 있다.
상기 외부전극(141, 143)을 형성한 후, 상기 적층체 및 외부전극을 소성하여 외부전극과 내부전극이 연결된 바디(110)를 얻을 수 있다.
도 13a 내지 13c는 본 개시의 또 다른 실시 예에 따른 커패시터의 제조방법을 개략적으로 도시한 것이다.
도 13a를 참조하면, 상기 외부전극 페이스트가 도포된 적층체를 소성하여 외부전극(141, 143)이 형성된 바디(110)를 얻는다.
상기 외부전극 페이스트는 상기 적층체의 일면의 모서리에서 이격되도록 형성되거나, 상기 적층체의 일면의 모서리까지 형성되거나, 또는 상기 적층체의 일면과 연결된 면의 일부까지 연장 형성될 수 있다.
다음, 도 13b 및 13c를 참조하면, 상기 외부전극이 형성된 바디에 보조 외부전극 형성한 후, 도금층(152, 154)을 형성한다.
상기 보조 외부전극(151, 153)은 글라스를 포함하는 외부전극 달리 금속 재료로 이루어진다.
상기 보조 외부전극(151, 153)은 상기 외부전극의 일부를 덮도록 형성될 수 있다.
상기 보조 외부전극(151, 153)은 상기 바디 및 상기 외부전극의 표면을 따라 형성될 수 있다.
상기 바디(110)가 일면 및 일면과 마주하는 타면을 포함할 때, 상기 보조 외부전극(151, 153)은 상기 외부전극(141, 143)으로부터 상기 바디의 타면까지 연장 형성되거나, 상기 외부전극으로부터 상기 바디의 일면과 타면을 연결하는 면까지 연장 형성될 수 있다.
상기 보조 외부전극(151, 153)은 상기 내부전극과 직접적으로 연결되지 않으며, 상기 외부전극을 통하여 상기 내부전극과 간접적으로 연결된다.
상기 보조 외부전극(151, 153)은 도금층(152, 154)을 형성하기 위한 씨드층의 역할을 할 수 있다.
상기 보조 외부전극(151, 153)은 0.05~10μm의 두께, 즉, 최소한 두께로 형성될 수 있다.
상기 보조 외부전극을 형성하는 방법은 습식 및 건식 코팅 방법 중 어느 하나 이상의 방법으로 수행될 수 있다.
상기 습식 코팅 방법은 딥핑(dipping)일 수 있으며, 상기 건식 코팅 방법은 스퍼터링 (sputtering)일 수 있으나, 이에 제한되는 것은 아니다.
상기 딥핑 방법의 경우, 금속 잉크(metal ink), 나노 입자 금속 잉크(nano-particle liquid-metal ink) 등에 딥핑한 후, 열처리를 통하여 보조 외부전극을 형성할 수 있다. 이 경우, 상기 보조 외부전극의 두께는 5 내지 10μm일 수 있다.
상기 금속 잉크 중 저점도의 금속 잉크의 경우 금속 이온이나 나노 입자를 저점도의 분산제에 분산시킨 것으로, 기존 금속의 소성온도보다 낮은 온도인 200~500℃에서 열처리하여 금속을 성장시킬 수 있다. 이 경우, 금속 입자의 크기가 작으므로, 박막의 금속층을 형성시킬 수 있다.
상기 금속 잉크는 글라스와 같은 무기 산화물을 포함하지 않으므로, 금속 잉크 도포 후 열처리를 하면 금속 입자로 이루어진 보조 외부전극을 얻을 수 있다.
상기 스퍼터링 방법의 경우, 박막 형성 공법 중 하나로 플라즈마를 이용하여 타겟(target)의 입자를 이온 상태로 만든 후 여기에 전계를 가하여 형성된 이온이 기판에 증착되는 물리 증착기술로서, 상기 보조 외부전극은 0.2 내지 1μm의 박막으로 형성될 수 있다.
상기 타겟은 구리(Cu), 티타늄(Ti), Ni(니켈) 및 은(Ag) 중 하나일 수 있다.
상기 보조 외부전극은 최소한의 두께를 가지므로, 상기 바디의 표면이 노출되는 비연결부를 포함할 수 있다.
상기 보조 외부전극을 형성한 후 도금 공정을 진행하면, 상기 외부전극 및 보조 외부전극의 표면에 균일한 두께를 갖는 도금층(152, 154)이 형성된다. 즉, 상기 도금층은 상기 보조 외부전극의 표면에 형성될 수 있으며, 이후 커패시터를 실장기판에 형성시 도금층의 면적이 넓어지므로 기판과의 고착강도가 향상될 수 있다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
100, 200, 300, 400: 커패시터
110, 210, 310, 410: 바디
120, 130: 제1 및 제2 내부전극
141, 143: 제1 및 제2 외부전극
151, 153: 제1 및 제2 보조 외부전극

Claims (31)

  1. 일면에 노출되도록 형성된 제1 리드부를 갖는 제1 내부전극 및 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되며 상기 일면에 노출되도록 형성된 제2 리드부를 갖는 제2 내부전극을 포함하는 바디;
    상기 바디의 일면에 형성되며 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 및
    상기 제1 및 제2 외부전극과 전기적으로 연결되며, 상기 바디의 일면과 연결된 면의 일부를 덮는 제1 및 제2 보조 외부전극;을 포함하고,
    상기 제1 및 제2 보조 외부 전극은 상기 바디의 표면이 노출되는 비연결부를 포함하는 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 보조 외부전극은 금속 재료인 커패시터.
  3. 제2항에 있어서,
    상기 제1 및 제2 보조 외부전극은 구리(Cu)로 이루어진 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 보조 외부전극은 상기 바디 및 상기 제1 및 제2 외부전극의 표면을 따라 형성된 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 보조 외부전극은 상기 제1 및 제2 외부전극의 일부를 덮도록 형성된 커패시터
  6. 제1항에 있어서,
    상기 바디의 일면과 마주보는 면을 타면이라 하면,
    상기 제1 및 제2 보조 외부전극은 상기 바디의 일면 및 타면을 연결하는 면을 덮도록 연장 형성된 커패시터.
  7. 제1항에 있어서,
    상기 바디의 일면과 마주보는 면을 타면이라 하면,
    상기 제1 및 제2 보조 외부전극은 상기 바디의 일면 및 타면을 연결하는 면과 상기 바디의 타면의 일부를 덮도록 연장 형성된 커패시터.
  8. 제1항에 있어서,
    제1 및 제2 보조 외부전극의 두께는 0.05 내지 10μm인 커패시터.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 및 제2 보조 외부전극은 상기 제1 및 제2 외부전극으로부터 연장되어 상기 바디의 표면과 접촉하도록 형성된 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 바디의 일면의 모서리에서 이격되어 형성된 커패시터.
  12. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 바디의 일면의 모서리까지 형성된 커패시터.
  13. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 바디의 일면과 연결된 면의 일부까지 연장 형성된 커패시터.
  14. 제1항에 있어서,
    상기 제1 및 제2 외부전극과 상기 제1 및 제2 보조 외부전극 상에 형성된 도금층;을 더 포함하는 커패시터.
  15. 제1항에 있어서,
    상기 바디의 일면은 상기 바디의 하면인 커패시터.
  16. 상면, 하면 및 상기 상면과 하면을 연결하는 측면을 포함하며, 하면에 노출되도록 형성된 제1 및 제2 리드부를 갖는 제1 및 제2 내부전극을 포함하는 바디;
    상기 바디의 하면에 형성되며 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 및
    상기 제1 및 제2 외부전극과 전기적으로 연결되며, 상기 바디의 양 측면의 일부에 형성된 제1 및 제2 보조 외부전극;을 포함하고,
    상기 제1 및 제2 보조 외부 전극은 상기 바디의 표면이 노출되는 비연결부를 포함하는 커패시터.
  17. 제16항에 있어서,
    상기 제1 및 제2 보조 외부전극은 상기 바디 및 상기 제1 및 제2 외부전극의 표면을 따라 형성된 커패시터.
  18. 제16항에 있어서,
    상기 제1 및 제2 보조 외부전극은 상기 제1 및 제2 외부전극의 일부를 덮도록 형성된 커패시터
  19. 제16항에 있어서,
    상기 제1 및 제2 보조 외부전극은 상기 바디의 측면과 상기 바디의 상면의 일부를 덮도록 연장 형성된 커패시터.
  20. 삭제
  21. 내부전극 패턴이 형성된 유전체층을 적층하여 일면에 내부전극 패턴이 노출된 적층체를 형성하는 단계;
    상기 적층체의 일면에 외부전극 페이스트를 도포하는 단계;
    상기 적층체 및 외부전극 페이스트를 소성하여 외부전극이 형성된 바디를 얻는 단계;
    상기 외부전극과 전기적으로 연결되며, 상기 바디의 일면과 연결된 면의 일부를 덮도록 보조 외부전극을 형성하는 단계;를 포함하고,
    상기 보조 외부 전극은 상기 바디의 표면이 노출되는 비연결부를 포함하는 커패시터의 제조방법.
  22. 제21항에 있어서,
    상기 보조 외부전극은 습식 및 건식 방법 중 어느 하나 이상의 방법으로 수행되는 커패시터의 제조방법.
  23. 제21항에 있어서,
    상기 보조 외부전극은 금속 재료인 커패시터의 제조방법.
  24. 제21항에 있어서,
    상기 보조 외부전극은 상기 바디 및 상기 외부전극의 표면을 따라 형성된 커패시터의 제조방법.
  25. 제21항에 있어서,
    상기 바디의 일면과 마주보는 면을 타면이라 하면,
    상기 보조 외부전극은 상기 바디의 일면과 타면을 연결하는 면과 상기 바디의 타면의 일부를 덮도록 연장 형성된 커패시터의 제조방법.
  26. 제21항에 있어서,
    상기 바디의 일면과 마주보는 면을 타면이라 하면,
    상기 보조 외부전극은 상기 바디의 일면과 타면을 연결하는 면을 덮도록 연장 형성된 커패시터의 제조방법.
  27. 제21항에 있어서,
    상기 보조 외부전극의 두께는 0.05 내지 10μm인 커패시터의 제조방법.
  28. 삭제
  29. 제21항에 있어서,
    상기 외부전극 페이스트는 상기 적층체의 일면의 모서리에서 이격되어 형성된 커패시터의 제조방법.
  30. 제21항에 있어서,
    상기 외부전극 페이스트는 상기 적층체의 일면의 모서리까지 형성된 커패시터의 제조방법.
  31. 제21항에 있어서,
    상기 외부전극 페이스트는 상기 적층체의 일면과 연결된 면의 일부를 덮도록 연장 형성된 커패시터의 제조방법.

KR1020160021731A 2015-10-29 2016-02-24 커패시터 및 그 제조방법 KR101792396B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US15/288,299 US10187994B2 (en) 2015-10-29 2016-10-07 Capacitor and method of manufacturing the same
JP2016205200A JP7062856B2 (ja) 2015-10-29 2016-10-19 キャパシタ及びその製造方法
CN201610921161.3A CN106653363B (zh) 2015-10-29 2016-10-21 电容器及制造该电容器的方法以及组件
US15/883,504 US10537025B2 (en) 2015-10-29 2018-01-30 Capacitor and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150151068 2015-10-29
KR20150151068 2015-10-29

Publications (2)

Publication Number Publication Date
KR20170051129A KR20170051129A (ko) 2017-05-11
KR101792396B1 true KR101792396B1 (ko) 2017-11-02

Family

ID=58741869

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160021731A KR101792396B1 (ko) 2015-10-29 2016-02-24 커패시터 및 그 제조방법

Country Status (2)

Country Link
KR (1) KR101792396B1 (ko)
CN (1) CN106653363B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102142519B1 (ko) * 2018-06-29 2020-08-07 삼성전기주식회사 적층 세라믹 커패시터
KR102121578B1 (ko) * 2018-10-10 2020-06-10 삼성전기주식회사 적층 세라믹 전자부품
CN115331961B (zh) * 2022-09-06 2023-08-11 池州昀冢电子科技有限公司 多层陶瓷电容器及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086359A (ja) * 2004-09-16 2006-03-30 Taiyo Yuden Co Ltd 積層セラミックコンデンサ
KR101872524B1 (ko) * 2011-11-14 2018-06-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR101422934B1 (ko) * 2012-11-29 2014-07-23 삼성전기주식회사 적층 세라믹 전자부품
KR101422946B1 (ko) * 2012-12-11 2014-07-23 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20140081360A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 실장된 회로기판
KR101508539B1 (ko) * 2013-07-09 2015-04-07 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판

Also Published As

Publication number Publication date
CN106653363B (zh) 2019-04-26
KR20170051129A (ko) 2017-05-11
CN106653363A (zh) 2017-05-10

Similar Documents

Publication Publication Date Title
CN104658756B (zh) 多层陶瓷电子组件和其上安装有多层陶瓷电子组件的板
JP2021145147A (ja) 積層セラミックキャパシタ及びその製造方法
JP7497793B2 (ja) キャパシタ部品及びその製造方法
KR101462754B1 (ko) 적층 세라믹 커패시터 및 그 제조방법.
US8139342B2 (en) Laminated electronic component and method for manufacturing the same
KR102139753B1 (ko) 세라믹 전자 부품 및 이의 제조방법
JP7062856B2 (ja) キャパシタ及びその製造方法
KR20170074470A (ko) 적층 세라믹 전자부품 및 그 제조방법
JP6376604B2 (ja) 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
KR20140014773A (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20150065467A (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR20150033341A (ko) 적층 세라믹 커패시터 및 그 제조 방법
JP2015057810A (ja) 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
JP6309313B2 (ja) 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
KR102466203B1 (ko) 커패시터 및 그 제조방법
US11776746B2 (en) Multilayer capacitor
KR101813365B1 (ko) 적층형 커패시터 및 그 실장 기판
JP2021015950A (ja) 積層セラミックコンデンサ
KR20190116134A (ko) 적층 세라믹 전자 부품
KR101792396B1 (ko) 커패시터 및 그 제조방법
KR102148446B1 (ko) 적층 세라믹 전자부품
JP7248363B2 (ja) 積層セラミックキャパシタ及びその製造方法
KR20190058239A (ko) 적층 세라믹 커패시터 및 그 제조방법
KR102574416B1 (ko) 적층 세라믹 전자부품
KR20170077532A (ko) 내부전극용 도전성 페이스트 및 적층 세라믹 전자부품의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant