KR102059440B1

KR102059440B1 - 적층형 전자 부품의 제조 방법

Info

Publication number: KR102059440B1
Application number: KR1020180023564A
Authority: KR
Inventors: 한승훈; 조성민; 오동준
Original assignee: 삼성전기주식회사
Priority date: 2017-09-29
Filing date: 2018-02-27
Publication date: 2019-12-27
Also published as: KR20190038249A; KR20190057033A; KR102127802B1

Abstract

본 발명은, 커패시터 바디의 표면에 ALD 공법으로 시드층을 형성하고, 도금 공정을 통해 외부 전극을 형성하여, 내습 신뢰성 및 전기적 연결성을 향상시킬 수 있는 적층형 전자 부품 및 그 제조 방법을 제공한다.

Description

적층형 전자 부품의 제조 방법{METHOD OF PREPARAING MULTALAYERED ELECTRONIC COMPONENT}

본 발명은 적층형 전자 부품 및 그 제조 방법에 관한 것이다.

전자 부품인 세트(Set)의 경박단소화 경향으로 인해 각종 전자 부품도 점차 경박단소화 되고 있으며, 이러한 경향은 적층형 커패시터(MLCC)에서도 나타난다.

작은 크기의 적층형 전자 부품에서 고용량을 유지하기 위해서는 유전체로 사용되는 세라믹의 전체 커패시터 바디의 부피 대비 가용 부피인 유효부피율을 높일 필요가 있다.

유효부피율을 높이기 위한 방법으로 내부 전극 및 외부 전극을 점차 박층화하는 방향으로 기술 개발이 진행되고 있다.

그러나, 기존의 적층형 커패시터의 전극을 형성하는 공법으로는 일정 두께 이하의 전극을 구현하는데 한계가 있다.

또한, 기존 공법에서 박층화에 따라 성능 열화나 신뢰성 문제가 발생하고 있기 때문에 이를 해결할 수 있는 새로운 공법의 요구가 높아지고 있다.

국내공개특허공보 제2016-0001026호

본 발명의 목적은 내습 신뢰성을 향상시킬 수 있는 적층형 전자 부품 및 그 제조 방법을 제공하는 것이다.

본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 복수의 유전체층과 상기 유전체층을 사이에 두고 일단이 상기 제3 및 제4 면을 통해 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; TiN, Ru,Pt, Ir 및 Ti 중 적어도 하나 이상을 포함하고, 상기 커패시터 바디의 제3 및 제4 면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 박막층; 및 상기 제1 및 제2 박막층 상에 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 박막층은 두께가 각각 60nm 이하이고, 편차가 각각 10% 이하인 적층형 전자 부품을 제공한다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 박막층은 센터(center) 대비 코너(corner)의 두께 비율이 0.9 이상일 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 구리를 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 구리층, 니켈층 및 주석층의 다층 구조로 이루어질 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 니켈층 및 주석층의 이중 층 구조로 이루어질 수 있다.

본 발명의 일 실시 예에서, 상기 제1 박막층이 상기 커패시터 바디의 제3 면에서 제1, 제2, 제5 및 제6 면의 일부까지 연장되고, 상기 제2 박막층이 상기 커패시터 바디의 제4 면에서 제1, 제2, 제5 및 제6 면의 일부까지 연장될 수 있다.

본 발명의 다른 측면은, 커패시터 바디의 둘레에 박막 ALD(Atomic Layer Depositon) 공법으로 TiN, Ru, Pt, Ir 및 Ti 중 적어도 하나를 포함하는 물질을 코팅하여 시드층을 형성하고 소성하는 단계; 상기 시드층의 표면에 도금 공정으로 도전층을 형성하는 단계; 상기 커패시터 바디의 길이 방향의 양 단부를 커버하도록 폴리머층을 형성하는 단계; 상기 도전층 중에서 폴리머층에 의해 커버되지 않는 부분을 에칭하여 서로 이격되게 제1 및 제2 외부 전극을 형성하는 단계; 상기 커패시터 바디에서 제1 및 제2 외부 전극에 의해 커버되지 않는 부분에 형성된 시드층을 제거하여 서로 이격되는 제1 및 제2 박막층이 되도록 하는 단계; 및 상기 폴리머층을 제거하는 단계; 를 포함하고, 상기 제1 및 제2 박막층은 두께가 각각 60nm 이하이고, 편차가 각각 10% 이하인 적층형 전자 부품의 제조 방법을 제공한다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 박막층은 센터(center) 대비 코너(corner)의 두께 비율이 0.9 이상이 되도록 할 수 있다.

본 발명의 일 실시 예에서, 상기 도전층이 구리로 이루어지도록 할 수 있다.

본 발명의 일 실시 예에서, 상기 도전층은 구리, 니켈 및 주석을 순서대로 도금하여 구리층, 니켈층 및 주석층의 다층 구조로 이루어지도록 할 수 있다.

본 발명의 일 실시 예에서, 상기 도전층이 니켈과 주석을 순서대로 도금하여 니켈층 및 주석층의 이중 층 구조로 이루어지도록 할 수 있다.

본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 내습 신뢰성 및 전기적 연결성을 향상시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 2에 도금층이 더 형성된 것을 도시한 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층형 전자 부품에서 시드층인 박막층이 형성된 커패시터 바디를 도시한 단면도이다.
도 5는 도 4에서 도전층이 더 형성된 것을 도시한 단면도이다.
도 6은 도 5에서 폴리머층이 더 형성된 것을 도시한 단면도이다.
도 7은 도 6에서 도전층의 일부를 제거하여 제1 및 제2 외부 전극을 마련하는 것을 도시한 단면도이다.
도 8은 도 7에서 박막층 중 일부를 제거한 것을 도시한 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3은 도 2에 도금층이 더 형성된 것을 도시한 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자 부품은, 커패시터 바디(110), 제1 및 제2 박막층(151, 152) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.

커패시터 바디(110)는 복수의 유전체층(111)과 복수의 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.

또한, 커패시터 바디(110)는 Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.

제1 및 제2 박막층(151, 152)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각배치되고, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결될 수 있다.

또한, 제1 및 제2 박막층(151, 152)은 TiN(티타늄 질화물), Ru(루테늄), Pt(백금), Ir(이리듐) 및 Ti(타이타늄) 중 적어도 하나 이상을 포함한다.

이때, 제1 및 제2 박막층(151, 152)은 두께가 각각 60nm 이하이다. 제1 및 제2 박막층(151, 152)의 두께가 60nm를 초과하면 불필요한 공정시간이 증가되고 도금 불량이 증가하는 문제가 발생할 수 있다.

또한, 제1 및 제2 박막층(151, 152)은 편차가 각각 10% 이하이다. 여기서, 편차는 제1 또는 제2 박막층(151, 152)의 두께의 최대값과 최소값의 차이를 의미한다.

또한, 제1 및 제2 박막층(151, 152)은 센터(center) 대비 코너(corner)의 두께 비율이 0.9 이상일 수 있다.

또한, 제1 박막층(151)은 커패시터 바디(110)의 제3 면(3)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장될 수 있다. 제2 박막층(152)은 커패시터 바디(110)의 제4 면(4)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장될 수 있다.

제1 및 제2 외부 전극(131, 132)은 제1 및 제2 박막층(151, 152) 상에 형성된다.

이러한 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결된다.

이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 각각 연장될 수 있다.

또한, 제1 및 제2 외부 전극(131, 132)은 도금층으로 이루어질 수 있으며, 예를 들어 구리를 포함하는 구리층을 포함할 수 있다.

또한, 본 발명의 실시 형태로서, 제1 및 제2 외부 전극은 구리층(131, 132), 구리층(131, 132)상에 형성되는 니켈층(133, 134) 및 니켈층(133, 134) 상에 형성되는 주석층(135, 136)의 다층 구조로 이루어질 수 있다.

한편, 본 발명의 다른 실시 예에 따르면, 제1 및 제2 외부 전극은 구리층을 생략하고 니켈층 및 주석층의 이중층 구조로 이루어질 수도 있다.

아래, 표 1은 박막층을 스퍼터(sputter) 공법으로 형성한 비교 예와 박막층을 ALD 공법으로 형성한 실시 예에서, 박막층의 최대 두께에 따른 내습신뢰성의 변화를 나타낸 것이다. 여기서, 박막층의 재료는 TiN을 사용한다. 또한, 내습신뢰성은 샘플 별로 100개를 테스트한 결과 신뢰성 불량이 발생하지 않은 개수의 %이다. 또한, 신뢰성 테스트는 85℃, 85%의 조건에서 9.5VV 전압을 20시간 동안 인가하고 실시하였다.

박막층의 두께(nm)	비교 예(%)	실시 예(%)
10	48	100
20	48	100
30	55	100
40	59	100
50	78	100
60	97	100
70	100	100
80	100	100
90	100	100
100	100	100

표 1을 참조하면, 스퍼터링으로 박막층을 형성하는 경우 박막층의 두께가 60nm 이하인 샘플들의 경우 내습신뢰성이 97% 이하가 되어 내습신뢰성에 문제가 있음을 확인할 수 있다.

반면에, 실시 예의 ALD로 박막층을 형성하는 경우 박막층의 두께가 60nm 이하가 되더라도 내습신뢰성이 100%로 얇은 두께에서도 수분 침투경로를 통한 우수한 수분 침투 차단 성능을 나타냈다.

따라서, 본 발명에 의하면 박막층의 최대 두께를 60nm 이하로 할 수 있다.

이하, 본 실시 형태의 적층형 전자 부품을 제조하는 공정에 대해 설명한다.

먼저, 도 4에서와 같이, 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 가지는 커패시터 바디(110)의 둘레를 박막 ALD(Atomic Layer Deposition)공법으로 코팅하고 건조하여 시드층(150)을 형성하고 소성한다.

이때, 점착성(conformality)이 1:0.9 이상의 ALD 공법을 사용함으로써 시드층(150)의 두께를 전체적으로 균일하고 얇게 조절할 수 있다. 이에 매우 작은 틈새까지도 박막으로 코팅이 가능하다.

또한, ALD 공법을 통해 시드층(150)의 두께는 600nm 이하일 수 있고, 편차는 10% 이하일 수 있다. 시드층(150)은 코너/센터의 비율을 0.9 이상으로 매우 균일하게 가질 수 있다.

또한, 시드층(150)은 TiN, Ru, Pt, Ir 및 Ti 중 적어도 하나를 포함하는 물질로 이루어질 수 있다.

이러한 시드층(150)은 후술하는 도전층을 형성하기 위한 시드의 역할을 하며, 더불어 막이 치밀하게 형성되어 수분 침투 경로를 효과적으로 차단시킬 수 있어서 적층형 전자 부품의 내습 신뢰성을 향상시킬 수 있다.

다음으로, 도 5에서와 같이, 시드층(150)의 표면에 도금 공정으로 도전층(130)을 형성한다.

도전층(130)은 구리로 이루어지거나, 또는 구리, 니켈 및 주석을 순서대로 도금하여 구리층, 니켈층 및 주석층의 다층 구조로 이루어지도록 할 수 있다.

한편, 다른 예로서, 도전층은 니켈과 주석을 순서대로 도금하여 니켈층 및 주석층의 이중 층 구조로 이루어지도록 할 수도 있다.

다음으로, 도 6에서와 같이, 커패시터 바디(110)의 X 방향의 양 단부를 커버하도록 에폭시와 같은 재료로 된 폴리머층(141, 142)을 형성한다. 폴리머층(141, 142)은 후술하는 에칭시 에칭 방지막의 역할을 한다.

다음으로, 도 7에서와 같이, 도전층(130) 중에서 폴리머층(141, 142)에 의해 커버되지 않는 부분을 에칭하여 X 방향으로 서로 이격되게 제1 및 제2 외부 전극(131, 132)을 형성한다.

다음으로, 도 8에서와 같이, 커패시터 바디(110)에서 제1 및 제2 외부 전극(131, 132)에 의해 커버되지 않는 부분에 형성된 시드층(150)을 SiC 연마 등을 통해 제거하여 커패시터 바디(110)의 표면에 X 방향으로 서로 이격되게 제1 및 제2 박막층(151, 152)이 배치되도록 한다.

이때, 제1 및 제2 박막층(151, 152)은 커패시터 바디(110)의 표면과 제1 및 제2 외부 전극(131, 132) 사이에 개재되는 구조가 된다.

이때, 제1 및 제2 박막층(151, 152)은 두께가 각각 60nm 이하이고, 편차가 각각 10% 이하가 된다.

또한, 제1 및 제2 박막층(151, 152)은 센터(center) 대비 코너(corner)의 두께 비율이 0.9 이상이 되도록 할 수 있다.

다음으로, 폴리머층(141, 142)을 제거하여 도 2에 도시된 적층형 전자 부품(100)을 완성한다.

종래의 적층형 커패시터는 제작 공정 중 도금 공정시 외부 전극의 치밀도가 저하된 부분을 통해 도금액이 침투하여 내부 전극에 피해(damage)를 주고 신뢰성 불량이 발생할 수 있다.

또한, 공정 도중에 커패시터 바디와 외부 전극 간의 들뜸 현상이 발생하는 경우 이 부분이 수분의 침투 경로가 되어 내습 신뢰성을 저하시키게 된다.

이에, 내습 신뢰성의 향상을 위해, 외부 전극의 끝단에 유기막을 함침 코팅 방식으로 형성하는 방법이 개시되어 있으며, 이때 PDMS(Polydimethylsiloxane) 등의 재료를 사용할 수 있다.

그러나, 이러한 함침 방식은 커패시터 바디와 외부 전극의 계면에 들뜸이 발생하는 경우 일부의 틈새는 메울 수 있지만, 틈새가 얇은 경우 깊이까지 침투가 어렵기 때문에 외부 전극의 내부에 포어(pore)가 잔류하는 문제가 발생할 수 있다.

그러나, 본 실시 형태에 따르면, 외부 전극을 소성한 후 적층형 전자 부품의 전면에 박막 ALD(Atomic Layer Deposition) 공법을 통하여 다층 구조의 박막층을 코팅하여 내습 신뢰성을 향상시킬 수 있다.

또한, 커패시터 바디와 외부 전극의 계면에 들뜸이 발생하는 경우, 틈새가 얇은 경우에도 깊이까지 침투할 수 있기 때문에 외부 전극의 내부에 포어(pore)가 잔류하는 것을 방지할 수 있다.

이렇게 제조된 적층형 전자 부품은 IT 장치의 바이패싱(by passing), 인터스테이징 커플링(interstage coupling), 필터(filter) 등에 사용될 수 있다.

또한, 종래 외부 전극 도포 공정 기술은 액상의 페이스트를 상하 방향으로 디핑(dipping)한 후 건조 공정을 하므로, 전극의 높이를 낮게 형성하면서 균일하게 형성하는데 한계가 있다.

또한, 디핑의 경우, 적층형 커패시터의 유효 부피율을 높여 용량을 개선하는데도 기술적인 한계가 있고, 외부 전극 도포 형상이 가운데는 볼록하고 코너 쪽은 얇게 코팅이 되는 형상이 된다.

예컨대, 가운데 외부 전극의 높이는 약 20 um 수준인 반면 코너부의 전극 높이는 약 1.5 um 수준으로 코너/센터 비(ratio)가 0.07 수준이 된다.

이에, 전극의 높이가 낮은 부분에서는 전극 열처리 과정에서 방사 크랙이 발생하게 되고, 이는 수분 침투 경로가 되어 신뢰성 저하를 초래하게 된다. 그리고, 코너부의 형성된 낮은 높이의 외부 전극 또한 도금액 및 수분 침투 경로가 되어 불량을 발생시키게 된다.

종래의 박막 외부 전극 형성 방법은 MLCC 소성 칩을 스퍼터링 공법을 통해 전면 증착하여 금속 박막을 형성하고, 밴드부가 형성될 부분을 에폭시와 같은 폴리머 재료로 에칭 방지막을 형성하고 칩의 가운데 형성된 금속 박막을 에칭하고, 폴리머층을 제거해서 최종적으로 밴드 부분과 WT면에만 외부 전극이 형성된 칩을 제작하게 된다.

이러한 스퍼터링 공법을 통해 형성된 외부 전극의 경우에는 낮은 두께(>2um)의 균일한 외부 전극이 형성 가능하고, 코너/센터 비를 0.7~1.0 수준까지 높일 수 있어 코너부의 전극 균일도를 일정 부분 개선할 수 있다.

그러나, 스퍼터링 공법에 의해서는 새도잉 이펙트(shadowing effect)가 있어 단일 공정으로 전체 칩을 균일하게 코팅하는 것에 한계가 있다.

그러나, 본 실시 형태에 따르면, 기존의 스퍼터링 공정을 사용하는 경우, 시드층을 2번에 걸쳐 스퍼터링 하는 것을 1번의 ALD 공정으로 대체할 수 있어서 전체 공정의 단계를 줄일 수 있다.

또한, 외부 전극이 소성 없이 도금 공정을 통해 형성되므로, 기존의 분산제 등의 불순물을 포함하는 도전성 페이스트(예컨대 구리 페이스트)를 사용하여 형성되는 외부 전극 대비 내부 전극과의 전기적 연결성을 향상시킬 수 있다.

또한, 기존의 스퍼터링 공정 대비, 높은 스텝 커버리지(step coverage)로 내부 전극과의 전기적 연결성을 향상시킬 수 있다.

또한, ALD 공법으로 형성된 시드층은 코너/센터 비가 적어도 0.9 이상으로 매우 균일하게 가져갈 수 있으며, 낮은 두께에서도 치밀한 막을 형성할 수 있어 내습 신뢰성를 크게 향상시킬 수 있다. 여기서, 센터는 외부 전극의 접속부 중 가장 두께가 두꺼운 부분의 수치이고, 코너는 외부 전극의 코너 부분으로 접속부와 밴드부의 연결 부분을 나타낸다.

예를 들어, 박막층을 디핑으로 형성하는 경우 코너/센터 비는 평균 0.07 정도이고, 스퍼터링으로 형성하는 경우 코너/센터 비는 0.7로, 본 발명에서 ALD로 형성하는 경우에 비해 현저히 낮게 나타난다. 즉, 본 발명의 경우, 얇은 두께로도 코너를 효과적으로 커버할 수 있다. 이때, 상기 평균 값들은 공법마다 각 제품 별로 20개 이상을 측정하여 계산한 것이다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130: 도전층
131, 132: 제1 및 제2 외부 전극
141, 142: 폴리머층
150: 시드층
151, 152: 제1 및 제2 박막층

Claims

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커패시터 바디의 둘레에 박막 ALD(Atomic Layer Depositon) 공법으로 TiN, Ru, Pt, Ir 및 Ti 중 적어도 하나를 포함하는 물질을 코팅하여 시드층을 형성하고 소성하는 단계;
상기 시드층의 표면에 도금 공정으로 도전층을 형성하는 단계;
상기 커패시터 바디의 길이 방향의 양 단부를 커버하도록 폴리머층을 형성하는 단계;
상기 도전층 중에서 폴리머층에 의해 커버되지 않는 부분을 에칭하여 서로 이격되게 제1 및 제2 외부 전극을 형성하는 단계;
상기 커패시터 바디에서 제1 및 제2 외부 전극에 의해 커버되지 않는 부분에 형성된 시드층을 제거하여 서로 이격되는 제1 및 제2 박막층이 되도록 하는 단계; 및
상기 폴리머층을 제거하는 단계; 를 포함하고,
상기 제1 및 제2 박막층은 두께가 각각 60nm 이하이고, 편차가 각각 10% 이하인 적층형 전자 부품의 제조 방법.
제7항에 있어서,
상기 제1 및 제2 박막층은 센터(center) 대비 코너(corner)의 두께 비율이 0.9 이상이 되도록 하는 적층형 전자 부품의 제조 방법.
제7항에 있어서,
상기 도전층이 구리로 이루어지는 적층형 전자 부품의 제조 방법.
제7항에 있어서,
상기 도전층이 구리, 니켈 및 주석을 순서대로 도금하여 구리층, 니켈층 및 주석층의 다층 구조로 이루어지도록 하는 적층형 전자 부품의 제조 방법.
제7항에 있어서,
상기 도전층이 니켈과 주석을 순서대로 도금하여 니켈층 및 주석층의 이중 층 구조로 이루어지도록 하는 적층형 전자 부품의 제조 방법.