JP2000138400A - 積層電子部品およびその製造方法および２次元アレイ状の素子実装構造およびその製造方法 - Google Patents
積層電子部品およびその製造方法および２次元アレイ状の素子実装構造およびその製造方法Info
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- Ultra Sonic Daignosis Equipment (AREA)
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Abstract
(57)【要約】
【課題】 圧電セラミック振動素子として積層型素子を
用いることが可能で、かつ、素子単位で不良素子の交換
および接続不良の修正が可能な、２次元アレイ状の探触
子（素子実装構造）を提供することにあり、また、この
ような素子実装構造の実現のために好適な積層電子部品
を提供すること。 【解決手段】 積層電子部品を、表面電極と内部電極と
裏面電極とを有する積層型のチップ状素子と、このチッ
プ状素子の１つの側面に貼着されるフレキシブル基板と
によって構成し、チップ状素子の積層方向の１つおきの
電極同士を、フレキシブル基板の電極パターンによって
互いに電気的に接続して２つの電極群を形成し、この２
つの電極群と電気的に接続された２つの外部接続用電極
部として、フレキシブル基板の電極パターンの端部を用
いるようにされる。
用いることが可能で、かつ、素子単位で不良素子の交換
および接続不良の修正が可能な、２次元アレイ状の探触
子（素子実装構造）を提供することにあり、また、この
ような素子実装構造の実現のために好適な積層電子部品
を提供すること。 【解決手段】 積層電子部品を、表面電極と内部電極と
裏面電極とを有する積層型のチップ状素子と、このチッ
プ状素子の１つの側面に貼着されるフレキシブル基板と
によって構成し、チップ状素子の積層方向の１つおきの
電極同士を、フレキシブル基板の電極パターンによって
互いに電気的に接続して２つの電極群を形成し、この２
つの電極群と電気的に接続された２つの外部接続用電極
部として、フレキシブル基板の電極パターンの端部を用
いるようにされる。
Description
【０００１】
【発明の属する技術分野】本発明は、積層電子部品およ
びその製造方法および２次元アレイ状の素子実装構造お
よびその製造方法に係り、特に例えば、超音波探触装置
の高性能化に好適である、２次元アレイ状に配置される
多数の圧電セラミック振動素子（積層電子部品）をもつ
探触子のための技術に関する。
びその製造方法および２次元アレイ状の素子実装構造お
よびその製造方法に係り、特に例えば、超音波探触装置
の高性能化に好適である、２次元アレイ状に配置される
多数の圧電セラミック振動素子（積層電子部品）をもつ
探触子のための技術に関する。
【０００２】
【従来の技術】近年、圧電セラミック振動素子を用いた
超音波送受装置が、各種用途に利用されるようになって
きている。なかでも、医療機器においては、Ｘ線と比較
し人体に不都合を与えずに体内部を観察できる超音波診
断法が広く普及している。この超音波診断法に用いられ
る超音波診断装置には、多数の圧電セラミック振動素子
をもつ探触子が超音波送受波器として用いられており、
この圧電セラミック振動素子からなる探触子としては、
体内部を断層的に画像形成して診断するために、超小型
の圧電セラミック振動素子を多数配置してなる走査型探
触子が用いられている。
超音波送受装置が、各種用途に利用されるようになって
きている。なかでも、医療機器においては、Ｘ線と比較
し人体に不都合を与えずに体内部を観察できる超音波診
断法が広く普及している。この超音波診断法に用いられ
る超音波診断装置には、多数の圧電セラミック振動素子
をもつ探触子が超音波送受波器として用いられており、
この圧電セラミック振動素子からなる探触子としては、
体内部を断層的に画像形成して診断するために、超小型
の圧電セラミック振動素子を多数配置してなる走査型探
触子が用いられている。
【０００３】このような探触子構造のなかで、圧電セラ
ミック振動素子を１次元に配設した探触子においては、
素子が並ぶ方向で使用する素子数を選択することによっ
て、焦点位置を探触子の近傍から遠くまで任意に設定で
きるが、これと直交する方向では焦点位置が固定となる
ため、焦点深度に相当する範囲以外では、クリアな断層
像を得ることができない。
ミック振動素子を１次元に配設した探触子においては、
素子が並ぶ方向で使用する素子数を選択することによっ
て、焦点位置を探触子の近傍から遠くまで任意に設定で
きるが、これと直交する方向では焦点位置が固定となる
ため、焦点深度に相当する範囲以外では、クリアな断層
像を得ることができない。
【０００４】そこで、上記の欠点を解決するために、圧
電セラミック振動素子を、１方向だけではなくこれと直
交する方向にも配列した、２次元アレイ状の探触子構造
が開発され、かような探触子構造は、例えば、１９９
６，ＩＥＥＥ ＵＬＴＲＡＳＯＮＩＣＳ ＳＹＭＰＯＳ
ＩＵＭ ｐｐ１５２３−１５２６に掲載されている。こ
のような２次元探触子構造では、限られた面積内に、い
かに圧電セラミック振動素子を小型化して、高密度に配
列するかが、高性能化のキーポイントである。さらに、
高密度に配列することと同時に、２次元アレイ状に配列
された個々の圧電セラミック振動素子について、素子自
身の不良が無くかつ電気的接続の不良がない、すなわ
ち、探触子を構成する個々の圧電セラミック振動素子の
不良がないことが重要である。
電セラミック振動素子を、１方向だけではなくこれと直
交する方向にも配列した、２次元アレイ状の探触子構造
が開発され、かような探触子構造は、例えば、１９９
６，ＩＥＥＥ ＵＬＴＲＡＳＯＮＩＣＳ ＳＹＭＰＯＳ
ＩＵＭ ｐｐ１５２３−１５２６に掲載されている。こ
のような２次元探触子構造では、限られた面積内に、い
かに圧電セラミック振動素子を小型化して、高密度に配
列するかが、高性能化のキーポイントである。さらに、
高密度に配列することと同時に、２次元アレイ状に配列
された個々の圧電セラミック振動素子について、素子自
身の不良が無くかつ電気的接続の不良がない、すなわ
ち、探触子を構成する個々の圧電セラミック振動素子の
不良がないことが重要である。
【０００５】このような観点から、複数の素子からなる
モジュールを単位として、２次元アレイ探触子を構成す
る手法が、１９９６ ＩＥＥＥ ＵＬＴＲＡＳＯＮＩＣ
ＳＳＹＭＰＯＳＩＵＭ ｐｐ１５７３−１５７６に掲載
されている。この公知文献には、０．２２ｍｍ×０．２
２ｍｍの素子を６４×６４（４０９６）個配置してなる
探触子構造を、２列×６４個の素子を１モジュールとし
て、組み合わせて構築する手法が開示されている。
モジュールを単位として、２次元アレイ探触子を構成す
る手法が、１９９６ ＩＥＥＥ ＵＬＴＲＡＳＯＮＩＣ
ＳＳＹＭＰＯＳＩＵＭ ｐｐ１５７３−１５７６に掲載
されている。この公知文献には、０．２２ｍｍ×０．２
２ｍｍの素子を６４×６４（４０９６）個配置してなる
探触子構造を、２列×６４個の素子を１モジュールとし
て、組み合わせて構築する手法が開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た公知文献による従来のモジュール構造は、各々の圧電
セラミック振動素子を駆動するために、フレキシブル配
線基板と共通電極を素子面に接続する構成となってお
り、素子自身が独立した構造ではなくお互いに接着され
た構造となっている。したがって、モジュールを組み上
げた段階で、モジュールを構成している素子のなかに不
良素子及び接続不良があっても、素子単位での交換ある
いは接続不良の修正を容易に行うことが出来ず、モジュ
ール単位の歩留まりが悪いという問題があった。
た公知文献による従来のモジュール構造は、各々の圧電
セラミック振動素子を駆動するために、フレキシブル配
線基板と共通電極を素子面に接続する構成となってお
り、素子自身が独立した構造ではなくお互いに接着され
た構造となっている。したがって、モジュールを組み上
げた段階で、モジュールを構成している素子のなかに不
良素子及び接続不良があっても、素子単位での交換ある
いは接続不良の修正を容易に行うことが出来ず、モジュ
ール単位の歩留まりが悪いという問題があった。
【０００７】また、従来のモジュール構造は、各々の圧
電セラミック振動素子が単板（単層）の構成であること
が前提であり、探触子の性能向上に必要な積層型の圧電
セラミック振動素子への適用については、考慮されては
いなかった。
電セラミック振動素子が単板（単層）の構成であること
が前提であり、探触子の性能向上に必要な積層型の圧電
セラミック振動素子への適用については、考慮されては
いなかった。
【０００８】さらに、従来の積層型の圧電セラミック振
動素子は、図１５に示すように、素子の対向する２つの
側面に形成した側面電極６１によって、表面電極１２、
セラミックス１１内の内部電極１３’、裏面電極１５の
各電極が、積層方向の１つおき同士で互いに電気的に接
続されるよう構成されるか、あるいは図１６に示すよう
に、スルーホール内に充填した導電材６２によって、表
面電極１２、内部電極１３’、裏面電極１５の各電極
が、積層方向の１つおき同士で互いに電気的に接続され
るよう構成されていた。このため、製造プロセスが比較
的に複雑なものとなると共に、素子の小型化にも自ずと
限界を生じ、かつ、素子の２つの電極群を外部と接続す
るために、素子の２面を外部接続用の接続面とせざるを
得ないため、素子交換および接続修正が困難なものとな
っており、前記した探触子への適用には不向きなものと
なっていた。
動素子は、図１５に示すように、素子の対向する２つの
側面に形成した側面電極６１によって、表面電極１２、
セラミックス１１内の内部電極１３’、裏面電極１５の
各電極が、積層方向の１つおき同士で互いに電気的に接
続されるよう構成されるか、あるいは図１６に示すよう
に、スルーホール内に充填した導電材６２によって、表
面電極１２、内部電極１３’、裏面電極１５の各電極
が、積層方向の１つおき同士で互いに電気的に接続され
るよう構成されていた。このため、製造プロセスが比較
的に複雑なものとなると共に、素子の小型化にも自ずと
限界を生じ、かつ、素子の２つの電極群を外部と接続す
るために、素子の２面を外部接続用の接続面とせざるを
得ないため、素子交換および接続修正が困難なものとな
っており、前記した探触子への適用には不向きなものと
なっていた。
【０００９】本発明は上記の点に鑑みなされたもので、
その目的するところは、圧電セラミック振動素子として
積層型素子を用いることが可能で、かつ、素子単位で不
良素子の交換および接続不良の修正が可能な、２次元ア
レイ状の探触子（素子実装構造）を提供することにあ
り、また、このような素子実装構造の実現のために好適
な圧電セラミック振動素子（積層電子部品）を提供する
ことにある。
その目的するところは、圧電セラミック振動素子として
積層型素子を用いることが可能で、かつ、素子単位で不
良素子の交換および接続不良の修正が可能な、２次元ア
レイ状の探触子（素子実装構造）を提供することにあ
り、また、このような素子実装構造の実現のために好適
な圧電セラミック振動素子（積層電子部品）を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、例えば、積層電子部品を、
表面電極と内部電極と裏面電極とを有する積層型のチッ
プ状素子と、このチップ状素子の１つの側面に貼着され
るフレキシブル基板とによって構成し、チップ状素子の
積層方向の１つおきの電極同士を、フレキシブル基板の
電極パターンによって互いに電気的に接続して２つの電
極群を形成し、この２つの電極群と電気的に接続された
２つの外部接続用電極部として、例えば、フレキシブル
基板の電極パターンの端部を用いるようにされる。そし
て、上記の積層電子部品を、縦横に複数個配列して一体
化してなる２次元アレイ状のモジュールを形成し、この
モジュールを必要な数だけ組み合わせて、超音波探触装
置用の探触子を構築するようにされる。
ために、本発明においては、例えば、積層電子部品を、
表面電極と内部電極と裏面電極とを有する積層型のチッ
プ状素子と、このチップ状素子の１つの側面に貼着され
るフレキシブル基板とによって構成し、チップ状素子の
積層方向の１つおきの電極同士を、フレキシブル基板の
電極パターンによって互いに電気的に接続して２つの電
極群を形成し、この２つの電極群と電気的に接続された
２つの外部接続用電極部として、例えば、フレキシブル
基板の電極パターンの端部を用いるようにされる。そし
て、上記の積層電子部品を、縦横に複数個配列して一体
化してなる２次元アレイ状のモジュールを形成し、この
モジュールを必要な数だけ組み合わせて、超音波探触装
置用の探触子を構築するようにされる。
【００１１】上記のように、圧電セラミック振動素子と
して積層型のもの（上記の積層電子部品）を用いると、
小型で高性能の探触子を得ることができる。また、個々
の積層電子部品（圧電セラミック振動素子）に、それぞ
れ独立して２つの外部接続用電極部を設ける構成として
いるので、個々の積層電子部品（圧電セラミック振動素
子）に対して、チップ状素子不良、および、外部との接
続不良の検査が可能となり、不良積層電子部品の交換及
び接続不良の修正が、圧電セラミック振動素子単位（積
層電子部品単位）で容易に行えるようになる。その結
果、モジュール不良はなくなり、高歩留まりでモジュー
ルを製造することが可能となる。さらに、チップ状素子
の１つの側面で、フレキシブル基板の電極パターンによ
って、チップ状素子の２つの電極群形成のための接続
と、外部接続用電極部の形成とを行うようにしているの
で、製造プロセスが容易となり、かつ、積層電子部品
（圧電セラミック振動素子）の極小化も達成できる。
して積層型のもの（上記の積層電子部品）を用いると、
小型で高性能の探触子を得ることができる。また、個々
の積層電子部品（圧電セラミック振動素子）に、それぞ
れ独立して２つの外部接続用電極部を設ける構成として
いるので、個々の積層電子部品（圧電セラミック振動素
子）に対して、チップ状素子不良、および、外部との接
続不良の検査が可能となり、不良積層電子部品の交換及
び接続不良の修正が、圧電セラミック振動素子単位（積
層電子部品単位）で容易に行えるようになる。その結
果、モジュール不良はなくなり、高歩留まりでモジュー
ルを製造することが可能となる。さらに、チップ状素子
の１つの側面で、フレキシブル基板の電極パターンによ
って、チップ状素子の２つの電極群形成のための接続
と、外部接続用電極部の形成とを行うようにしているの
で、製造プロセスが容易となり、かつ、積層電子部品
（圧電セラミック振動素子）の極小化も達成できる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。図１は、本発明の第１実施形態に
係る積層電子部品（圧電セラミック振動素子）を示す図
である。同図において、１は積層型のチップ状素子、１
１はセラミックス、１２は表面電極、１３は第１の内部
電極、１４は第２の内部電極、１５は裏面電極、１６は
絶縁パターン、１７は導体パターン、１８は保護絶縁膜
である。
面を用いて説明する。図１は、本発明の第１実施形態に
係る積層電子部品（圧電セラミック振動素子）を示す図
である。同図において、１は積層型のチップ状素子、１
１はセラミックス、１２は表面電極、１３は第１の内部
電極、１４は第２の内部電極、１５は裏面電極、１６は
絶縁パターン、１７は導体パターン、１８は保護絶縁膜
である。
【００１３】本実施形態を含め本発明の各実施形態の積
層タイプのチップ状素子１は、図１の（ａ）に示すよう
に、内部電極１３、１４を挾んで多層にセラミックス１
１を積層し、表裏面に表面電極１２と裏面電極１５を形
成した構成をとり、かつ、各電極の平面形状は、総べて
セラミックス１１の平面形状と等しく形成されたものと
なっている。したがって、チップ状素子１の４つの側面
において、表面電極１２、第１の内部電極１３、第２の
内部電極１４、裏面電極１５のそれぞれ端面が、面一で
露呈するようになっている。
層タイプのチップ状素子１は、図１の（ａ）に示すよう
に、内部電極１３、１４を挾んで多層にセラミックス１
１を積層し、表裏面に表面電極１２と裏面電極１５を形
成した構成をとり、かつ、各電極の平面形状は、総べて
セラミックス１１の平面形状と等しく形成されたものと
なっている。したがって、チップ状素子１の４つの側面
において、表面電極１２、第１の内部電極１３、第２の
内部電極１４、裏面電極１５のそれぞれ端面が、面一で
露呈するようになっている。
【００１４】かような基本構成をもつチップ状素子１に
おいて、本実施形態では、チップ状素子１の１つの側面
において、図１の（ｂ）に示すように、第１の内部電極
１３および第２の内部電極１４がそれぞれ一部だけ露出
するように、絶縁パターン１６を形成した後、図１の
（ｃ）に示すように、各電極１２〜１５の積層方向の１
つおき同士を導体パターン１７によって電気的に接続す
るようにしてある（ここでは、表面電極１２と第２の内
部電極１４を接続し、第１の内部電極１３と裏面電極１
５を接続してある）。そして、図１の（ｄ）に示すよう
に、各電極を所定の関係に接続したチップ状素子１の側
面を、保護絶縁膜１８によって覆って、積層電子部品と
して完成するようにしてある。なお本実施形態では、表
面電極１２および裏面電極１５が、外部接続用の電極と
して機能するようになっている。
おいて、本実施形態では、チップ状素子１の１つの側面
において、図１の（ｂ）に示すように、第１の内部電極
１３および第２の内部電極１４がそれぞれ一部だけ露出
するように、絶縁パターン１６を形成した後、図１の
（ｃ）に示すように、各電極１２〜１５の積層方向の１
つおき同士を導体パターン１７によって電気的に接続す
るようにしてある（ここでは、表面電極１２と第２の内
部電極１４を接続し、第１の内部電極１３と裏面電極１
５を接続してある）。そして、図１の（ｄ）に示すよう
に、各電極を所定の関係に接続したチップ状素子１の側
面を、保護絶縁膜１８によって覆って、積層電子部品と
して完成するようにしてある。なお本実施形態では、表
面電極１２および裏面電極１５が、外部接続用の電極と
して機能するようになっている。
【００１５】このような構成をとる本実施形態の積層電
子部品は、チップ状素子１の電極１２〜１５の積層方向
の１つおき同士が、チップ状素子１の１つの側面でそれ
ぞれ接続されるので、各電極１２〜１５の平面形状を総
べて同一のものとすることができ、図１５や図１６に示
した従来構造に比して、内部電極の形成および積層位置
合わせが容易となり（製造プロセスが容易となり）、か
つ、可及的な小型化が達成可能となる。
子部品は、チップ状素子１の電極１２〜１５の積層方向
の１つおき同士が、チップ状素子１の１つの側面でそれ
ぞれ接続されるので、各電極１２〜１５の平面形状を総
べて同一のものとすることができ、図１５や図１６に示
した従来構造に比して、内部電極の形成および積層位置
合わせが容易となり（製造プロセスが容易となり）、か
つ、可及的な小型化が達成可能となる。
【００１６】図２は、本発明の第２実施形態に係る積層
電子部品を示す図であり、同図において、先の実施形態
と均等なものには同一符号を付し、その説明は必要のあ
る際を除いて割愛する（これは、以下の各実施形態にお
いても同様である）。図２において、１９はＡｇペース
ト、２０はフレキシブル基板、２１、２２はフレキシブ
ル基板上に形成した対をなす電極パターンである。
電子部品を示す図であり、同図において、先の実施形態
と均等なものには同一符号を付し、その説明は必要のあ
る際を除いて割愛する（これは、以下の各実施形態にお
いても同様である）。図２において、１９はＡｇペース
ト、２０はフレキシブル基板、２１、２２はフレキシブ
ル基板上に形成した対をなす電極パターンである。
【００１７】本実施形態では、図２の（ａ）に示す如
く、先と同様の構成のチップ状素子１の１つの側面にお
いて、図２の（ｂ）に示すように、各電極１２〜１５に
おけるフレキシブル基板２０との接続部位を除いて、絶
縁パターン１６を形成する。そして、図２の（ｃ）に示
すように、フレキシブル基板２０の電極パターン２１、
２２と、これに対応する各電極１２〜１５の露呈部位と
を、Ａｇペースト１９によって電気的に接続して、これ
によって、各電極１２〜１５の積層方向の１つおき同士
を電気的に接続するようにしてある（ここでは、表面電
極１２と第２の内部電極１４をフレキシブル基板２０の
電極パターン２１によって接続し、第１の内部電極１３
と裏面電極１５をフレキシブル基板２０の電極パターン
２２によって接続してある）。なお、図２の（ｃ）は、
図２の（ｂ）に対して側面図の関係となっており、図２
の（ｄ）は、フレキシブル基板２０のパターン形成面を
示している。
く、先と同様の構成のチップ状素子１の１つの側面にお
いて、図２の（ｂ）に示すように、各電極１２〜１５に
おけるフレキシブル基板２０との接続部位を除いて、絶
縁パターン１６を形成する。そして、図２の（ｃ）に示
すように、フレキシブル基板２０の電極パターン２１、
２２と、これに対応する各電極１２〜１５の露呈部位と
を、Ａｇペースト１９によって電気的に接続して、これ
によって、各電極１２〜１５の積層方向の１つおき同士
を電気的に接続するようにしてある（ここでは、表面電
極１２と第２の内部電極１４をフレキシブル基板２０の
電極パターン２１によって接続し、第１の内部電極１３
と裏面電極１５をフレキシブル基板２０の電極パターン
２２によって接続してある）。なお、図２の（ｃ）は、
図２の（ｂ）に対して側面図の関係となっており、図２
の（ｄ）は、フレキシブル基板２０のパターン形成面を
示している。
【００１８】このように、本実施形態では、チップ状素
子１とフレキシブル基板２０とによって積層電子部品を
構成してあり、表面電極１２および裏面電極１５が、外
部接続用の電極として機能するようになっている。な
お、チップ状素子１とフレキシブル基板２０とを接続す
る上記のＡｇペースト１９は、チップ状素子１側に形成
してもよいし、フレキシブル基板２０側に形成してもよ
い。
子１とフレキシブル基板２０とによって積層電子部品を
構成してあり、表面電極１２および裏面電極１５が、外
部接続用の電極として機能するようになっている。な
お、チップ状素子１とフレキシブル基板２０とを接続す
る上記のＡｇペースト１９は、チップ状素子１側に形成
してもよいし、フレキシブル基板２０側に形成してもよ
い。
【００１９】かような構成をとる本実施形態において
も、前記第１実施形態と同等の効果を奏する上、チップ
状素子１の電極１２〜１５の積層方向の１つおき同士の
接続をフレキシブル基板２０で行うので、この点でも製
造工程が容易になる。
も、前記第１実施形態と同等の効果を奏する上、チップ
状素子１の電極１２〜１５の積層方向の１つおき同士の
接続をフレキシブル基板２０で行うので、この点でも製
造工程が容易になる。
【００２０】図３は、本発明の第３実施形態に係る積層
電子部品を示す図であり、同図において、２３はフレキ
シブル基板２０に形成した絶縁パターンである。
電子部品を示す図であり、同図において、２３はフレキ
シブル基板２０に形成した絶縁パターンである。
【００２１】本実施形態が第２実施形態と相違するの
は、第２実施形態においては、チップ状素子１側に、選
択的接続を可能とするための絶縁パターン１６を形成し
ていたものを、本実施形態においては、フレキシブル基
板２０のパターン形成面側に、選択的接続を可能とする
ための絶縁パターン２３を形成した点にあり、その他は
第２実施形態と同様である。なお、図３の（ｂ）は、図
３の（ａ）に示したチップ状素子１の面が接続面とした
場合に、図３の（ａ）に対して若干拡大した側面図の関
係となっており、図３の（ｃ）は、フレキシブル基板２
０のパターン形成面を示している。
は、第２実施形態においては、チップ状素子１側に、選
択的接続を可能とするための絶縁パターン１６を形成し
ていたものを、本実施形態においては、フレキシブル基
板２０のパターン形成面側に、選択的接続を可能とする
ための絶縁パターン２３を形成した点にあり、その他は
第２実施形態と同様である。なお、図３の（ｂ）は、図
３の（ａ）に示したチップ状素子１の面が接続面とした
場合に、図３の（ａ）に対して若干拡大した側面図の関
係となっており、図３の（ｃ）は、フレキシブル基板２
０のパターン形成面を示している。
【００２２】かような構成をとる本実施形態において
も、前記第２実施形態と同等の効果を奏する。
も、前記第２実施形態と同等の効果を奏する。
【００２３】なお、上述した絶縁パターン、導体パター
ンの形成方法としては、ペーストをスクリーン印刷する
ことでパターンを形成する厚膜法、あるいは、蒸着、ス
パッタ、エッチング等でパターンを形成する薄膜法のい
ずれの方法でもよい。
ンの形成方法としては、ペーストをスクリーン印刷する
ことでパターンを形成する厚膜法、あるいは、蒸着、ス
パッタ、エッチング等でパターンを形成する薄膜法のい
ずれの方法でもよい。
【００２４】さらに、フレキシブル基板２０の電極パタ
ーンと接続されるチップ状素子１の電気的接続部は、チ
ップ状素子１の電極露出部そのものであっても、あるい
は、チップ状素子１の電極上に、厚膜または薄膜で形成
した導体パターン部でもあってもよい。また、チップ状
素子１の電極と接続されるフレキシブル基板２０の電気
的接続部は、フレキシブル基板２０の電極パターンその
ものであっても、あるいは、フレキシブル基板２０の電
極パターン上に、厚膜などで形成した導体パターン部で
もあってもよい。
ーンと接続されるチップ状素子１の電気的接続部は、チ
ップ状素子１の電極露出部そのものであっても、あるい
は、チップ状素子１の電極上に、厚膜または薄膜で形成
した導体パターン部でもあってもよい。また、チップ状
素子１の電極と接続されるフレキシブル基板２０の電気
的接続部は、フレキシブル基板２０の電極パターンその
ものであっても、あるいは、フレキシブル基板２０の電
極パターン上に、厚膜などで形成した導体パターン部で
もあってもよい。
【００２５】図４は、本発明の第４実施形態に係る積層
電子部品を示す図であり、同図において、２４はチップ
状素子１の電極露出部上に形成しためっき膜部、２５は
接続用のハンダである。
電子部品を示す図であり、同図において、２４はチップ
状素子１の電極露出部上に形成しためっき膜部、２５は
接続用のハンダである。
【００２６】本実施形態が第３実施形態と相違するの
は、図４の（ａ）に示す如く、先と同様の構成のチップ
状素子１の１つの側面において、図４の（ｂ）に示すよ
うに、各電極１２〜１５上にめっき膜部２４を形成した
点と、チップ状素子１とフレキシブル基板２０との電気
的接続に、図４の（ｃ）に示すように、チップ状素子１
側またはフレキシブル基板２０に形成したハンダ２５を
用いた点にあり、その他は第３実施形態と同様である。
なお、図４の（ｃ）は、図４の（ｂ）に対して若干拡大
した側面図の関係となっており、図４の（ｄ）は、フレ
キシブル基板２０のパターン形成面を示している。
は、図４の（ａ）に示す如く、先と同様の構成のチップ
状素子１の１つの側面において、図４の（ｂ）に示すよ
うに、各電極１２〜１５上にめっき膜部２４を形成した
点と、チップ状素子１とフレキシブル基板２０との電気
的接続に、図４の（ｃ）に示すように、チップ状素子１
側またはフレキシブル基板２０に形成したハンダ２５を
用いた点にあり、その他は第３実施形態と同様である。
なお、図４の（ｃ）は、図４の（ｂ）に対して若干拡大
した側面図の関係となっており、図４の（ｄ）は、フレ
キシブル基板２０のパターン形成面を示している。
【００２７】かような構成をとる本実施形態において
も、前記第２実施形態と同等の効果を奏する。
も、前記第２実施形態と同等の効果を奏する。
【００２８】図５は、本発明の第５実施形態に係る積層
電子部品を示す図であり、同図において、２６は異方導
電性フィルムである。
電子部品を示す図であり、同図において、２６は異方導
電性フィルムである。
【００２９】本実施形態が第４実施形態と相違するの
は、図５の（ａ）に示す如く、チップ状素子１とフレキ
シブル基板２０との電気的接続に、異方導電性フィルム
２６を用いた点にあり、その他は第４実施形態と同様で
ある。なお、図５の（ｂ）は、フレキシブル基板２０の
パターン形成面を示している。
は、図５の（ａ）に示す如く、チップ状素子１とフレキ
シブル基板２０との電気的接続に、異方導電性フィルム
２６を用いた点にあり、その他は第４実施形態と同様で
ある。なお、図５の（ｂ）は、フレキシブル基板２０の
パターン形成面を示している。
【００３０】かような構成をとる本実施形態において
も、前記第２実施形態と同等の効果を奏する。
も、前記第２実施形態と同等の効果を奏する。
【００３１】なお、チップ状素子１とフレキシブル基板
２０との電気的接続は、上述した手段以外にも、場合に
よっては、ワイヤボンディング、金属拡散接続等の接続
方法も採用可能である。
２０との電気的接続は、上述した手段以外にも、場合に
よっては、ワイヤボンディング、金属拡散接続等の接続
方法も採用可能である。
【００３２】図６は、本発明の第６実施形態に係る積層
電子部品を示す図であり、同図において、２７はフレキ
シブル基板２０を貫通して形成された電極パッドであ
る。
電子部品を示す図であり、同図において、２７はフレキ
シブル基板２０を貫通して形成された電極パッドであ
る。
【００３３】本実施形態が第４実施形態と相違するの
は、図６の（ｃ）、（ｄ）に示すように、フレキシブル
基板２０のパターン形成面と反対側の面で露出し、か
つ、フレキシブル基板２０の電極パターン２１、２２と
それぞれ接続された電極パッド２７、２７を、外部接続
用の電極とした点にあり、その他は第４実施形態と同様
である。
は、図６の（ｃ）、（ｄ）に示すように、フレキシブル
基板２０のパターン形成面と反対側の面で露出し、か
つ、フレキシブル基板２０の電極パターン２１、２２と
それぞれ接続された電極パッド２７、２７を、外部接続
用の電極とした点にあり、その他は第４実施形態と同様
である。
【００３４】かような構成をとる本実施形態において
も、前記第２実施形態と同等の効果を奏し、さらに、本
実施形態においては、外部接続用の対となった電極を積
層電子部品の１つの側面に集約できるので、積層電子部
品の外部接続も容易になるという効果がある。
も、前記第２実施形態と同等の効果を奏し、さらに、本
実施形態においては、外部接続用の対となった電極を積
層電子部品の１つの側面に集約できるので、積層電子部
品の外部接続も容易になるという効果がある。
【００３５】次に、上述したような積層電子部品の製造
方法、および、これを用いた２次元アレイ状の素子実装
構造の製造方法の１例についてを、図７を用いて説明す
る。図７は、図４に示した前記第４実施形態に相当する
積層電子部品の製造方法と、この積層電子部品を用いた
２次元アレイ状の素子実装構造の製造方法を示してい
る。
方法、および、これを用いた２次元アレイ状の素子実装
構造の製造方法の１例についてを、図７を用いて説明す
る。図７は、図４に示した前記第４実施形態に相当する
積層電子部品の製造方法と、この積層電子部品を用いた
２次元アレイ状の素子実装構造の製造方法を示してい
る。
【００３６】まず、図７の（ａ）に示すような平板状の
チップ状素子母材３０から、図７の（ｂ）に示すよう
に、１チップ相当幅でバー状のサブ母材３１を切り出
す。次に、図７の（ｃ）に示すように、切り出したサブ
母材３１の所定の長尺側面において露出した各電極１２
〜１５の端面上に、めっき膜部２４を形成する。
チップ状素子母材３０から、図７の（ｂ）に示すよう
に、１チップ相当幅でバー状のサブ母材３１を切り出
す。次に、図７の（ｃ）に示すように、切り出したサブ
母材３１の所定の長尺側面において露出した各電極１２
〜１５の端面上に、めっき膜部２４を形成する。
【００３７】一方、図７の（ｄ）に示すように、対とな
る電極パターン２１、２２を多数形成してなるフレキシ
ブル基板母材３２には、選択的接続を可能とするための
絶縁パターン２３を形成した後、絶縁パターン２３から
露呈した電極パターン２１、２２の各部位に、接続用の
ハンダ２５を形成しておく。
る電極パターン２１、２２を多数形成してなるフレキシ
ブル基板母材３２には、選択的接続を可能とするための
絶縁パターン２３を形成した後、絶縁パターン２３から
露呈した電極パターン２１、２２の各部位に、接続用の
ハンダ２５を形成しておく。
【００３８】次に、図７の（ｅ）に示すように、バー状
のサブ母材３１とフレキシブル基板母材３２の接続面同
士を、位置合わせして密着し、加熱処理することによっ
て、サブ母材３１とフレキシブル基板母材３２の各接続
箇所同士を電気的に接続する。然る後、サブ母材３１と
フレキシブル基板母材３２との間の微小隙間（１０〜数
１０μｍの隙間）に絶縁性の接着剤（例えば、低粘度の
ウレタン樹脂系接着剤）を充填し、サブ母材３１とフレ
キシブル基板母材３２とを強固に機械的に接続する。
のサブ母材３１とフレキシブル基板母材３２の接続面同
士を、位置合わせして密着し、加熱処理することによっ
て、サブ母材３１とフレキシブル基板母材３２の各接続
箇所同士を電気的に接続する。然る後、サブ母材３１と
フレキシブル基板母材３２との間の微小隙間（１０〜数
１０μｍの隙間）に絶縁性の接着剤（例えば、低粘度の
ウレタン樹脂系接着剤）を充填し、サブ母材３１とフレ
キシブル基板母材３２とを強固に機械的に接続する。
【００３９】次に、図７の（ｆ）に示すように、サブ母
材３１とフレキシブル基板母材３２とを一体化した母材
から、ダイサーによって、個々の積層電子部品３３を切
り出すことによって、積層電子部品３３が完成される。
材３１とフレキシブル基板母材３２とを一体化した母材
から、ダイサーによって、個々の積層電子部品３３を切
り出すことによって、積層電子部品３３が完成される。
【００４０】そして、上記した各工程を経て完成された
積層電子部品３３を検査して、図７の（ｇ）に示すよう
に、良品のみからなる積層電子部品３３を、縦横に所定
個数組み合わせて樹脂３４で一体化することによって、
２次元アレイ状探触子のためのモジュール３５が作製さ
れ、このモジュール３５を多数個組み合わせることによ
って、２次元アレイ状探触子が完成される。
積層電子部品３３を検査して、図７の（ｇ）に示すよう
に、良品のみからなる積層電子部品３３を、縦横に所定
個数組み合わせて樹脂３４で一体化することによって、
２次元アレイ状探触子のためのモジュール３５が作製さ
れ、このモジュール３５を多数個組み合わせることによ
って、２次元アレイ状探触子が完成される。
【００４１】このような、モジュール３５を組み合わせ
て作製した２次元アレイ状探触子は、個々の積層電子部
品が小型化できるので、全体として小型化が可能とな
る。しかし、各積層電子部品の外部接続には相当の工夫
を必要とし、以下に述べるような、チップ状素子の側面
に貼着されたフレキシブル基板の延長部に、１対の外部
接続用の電極を設けた構成の積層電子部品（もしくは単
層タイプの電子部品）の方が、外部接続が容易・確実
で、有利である。
て作製した２次元アレイ状探触子は、個々の積層電子部
品が小型化できるので、全体として小型化が可能とな
る。しかし、各積層電子部品の外部接続には相当の工夫
を必要とし、以下に述べるような、チップ状素子の側面
に貼着されたフレキシブル基板の延長部に、１対の外部
接続用の電極を設けた構成の積層電子部品（もしくは単
層タイプの電子部品）の方が、外部接続が容易・確実
で、有利である。
【００４２】図８は、本発明の第７実施形態に係る積層
電子部品を示す図であり、本実施形態は、図２に示した
前記第２実施形態の発展例である。
電子部品を示す図であり、本実施形態は、図２に示した
前記第２実施形態の発展例である。
【００４３】本実施形態が第２実施形態と相違するの
は、チップ状素子１の１つの側面に接続されたフレキシ
ブル基板２０に延長部２０ａを設けて、チップ状素子１
の各電極１２〜１５の積層方向の１つおき同士を電気的
に接続するフレキシブル基板２０の電極パターン２１、
２２の端部を、外部接続用の電極部２１ａ、２２ａとし
たことにあり、その他は第２実施形態と同様である。
は、チップ状素子１の１つの側面に接続されたフレキシ
ブル基板２０に延長部２０ａを設けて、チップ状素子１
の各電極１２〜１５の積層方向の１つおき同士を電気的
に接続するフレキシブル基板２０の電極パターン２１、
２２の端部を、外部接続用の電極部２１ａ、２２ａとし
たことにあり、その他は第２実施形態と同様である。
【００４４】かような構成をとる本実施形態の積層電子
部品は、チップ状素子１の電極１２〜１５の積層方向の
１つおき同士が、チップ状素子１の１つの側面でそれぞ
れ接続されるので、各電極１２〜１５の平面形状を総べ
て同一のものとすることができ、図１５や図１６に示し
た従来構造に比して、内部電極の形成および積層位置合
わせが容易となり（製造プロセスが容易となり）、か
つ、可及的な小型化が達成可能となる。しかも、チップ
状素子１の電極１２〜１５の積層方向の１つおき同士の
接続をフレキシブル基板２０で行うので、この点でも製
造工程が容易になる。さらに、フレキシブル基板２０に
延長部２０ａを設けて、この延長部２０ａ上の電極パタ
ーン２１、２２の端部を、外部接続用の電極部２１ａ、
２２ａとして同一方向に導出しているので、積層電子部
品の外部接続が容易・確実になり、多数個の積層電子部
品を組み合わせてモジュールとした場合に、その接続性
能の良さが遺憾なく発揮される。しかも、積層電子部品
の接続不良も、個々に対して個別に容易に対処可能とな
り、交換もしくは補修を容易・確実に行うことができ
る。
部品は、チップ状素子１の電極１２〜１５の積層方向の
１つおき同士が、チップ状素子１の１つの側面でそれぞ
れ接続されるので、各電極１２〜１５の平面形状を総べ
て同一のものとすることができ、図１５や図１６に示し
た従来構造に比して、内部電極の形成および積層位置合
わせが容易となり（製造プロセスが容易となり）、か
つ、可及的な小型化が達成可能となる。しかも、チップ
状素子１の電極１２〜１５の積層方向の１つおき同士の
接続をフレキシブル基板２０で行うので、この点でも製
造工程が容易になる。さらに、フレキシブル基板２０に
延長部２０ａを設けて、この延長部２０ａ上の電極パタ
ーン２１、２２の端部を、外部接続用の電極部２１ａ、
２２ａとして同一方向に導出しているので、積層電子部
品の外部接続が容易・確実になり、多数個の積層電子部
品を組み合わせてモジュールとした場合に、その接続性
能の良さが遺憾なく発揮される。しかも、積層電子部品
の接続不良も、個々に対して個別に容易に対処可能とな
り、交換もしくは補修を容易・確実に行うことができ
る。
【００４５】図９は、本発明の第８実施形態に係る積層
電子部品を示す図であり、本実施形態は、図３に示した
前記第３実施形態の発展例である。本実施形態が第３実
施形態と相違するのは、フレキシブル基板２０に延長部
２０ａを設けて、延長部２０ａ上の電極パターン２１、
２２の部位を、外部接続用の電極部２１ａ、２２ａとし
た点にあり、その他は第３実施形態と同様である。
電子部品を示す図であり、本実施形態は、図３に示した
前記第３実施形態の発展例である。本実施形態が第３実
施形態と相違するのは、フレキシブル基板２０に延長部
２０ａを設けて、延長部２０ａ上の電極パターン２１、
２２の部位を、外部接続用の電極部２１ａ、２２ａとし
た点にあり、その他は第３実施形態と同様である。
【００４６】かような構成をとる本実施形態において
も、前記第７実施形態と同等の効果を奏する。
も、前記第７実施形態と同等の効果を奏する。
【００４７】図１０は、本発明の第９実施形態に係る積
層電子部品を示す図であり、本実施形態は、図４に示し
た前記第４実施形態の発展例である。本実施形態が第４
実施形態と相違するのは、フレキシブル基板２０に延長
部２０ａを設けて、延長部２０ａ上のフレキシブル基板
２０電極パターン２１、２２の部位を、外部接続用の電
極部２１ａ、２２ａとした点にあり、その他は第４実施
形態と同様である。
層電子部品を示す図であり、本実施形態は、図４に示し
た前記第４実施形態の発展例である。本実施形態が第４
実施形態と相違するのは、フレキシブル基板２０に延長
部２０ａを設けて、延長部２０ａ上のフレキシブル基板
２０電極パターン２１、２２の部位を、外部接続用の電
極部２１ａ、２２ａとした点にあり、その他は第４実施
形態と同様である。
【００４８】かような構成をとる本実施形態において
も、前記第７実施形態と同等の効果を奏する。
も、前記第７実施形態と同等の効果を奏する。
【００４９】図１１は、本発明の第１０実施形態に係る
積層電子部品を示す図であり、本実施形態は、図５に示
した前記第５実施形態の発展例である。本実施形態が第
５実施形態と相違するのは、フレキシブル基板２０に延
長部２０ａを設けて、延長部２０ａ上の電極パターン２
１、２２の部位を、外部接続用の電極部２１ａ、２２ａ
とした点にあり、その他は第４実施形態と同様である。
積層電子部品を示す図であり、本実施形態は、図５に示
した前記第５実施形態の発展例である。本実施形態が第
５実施形態と相違するのは、フレキシブル基板２０に延
長部２０ａを設けて、延長部２０ａ上の電極パターン２
１、２２の部位を、外部接続用の電極部２１ａ、２２ａ
とした点にあり、その他は第４実施形態と同様である。
【００５０】かような構成をとる本実施形態において
も、前記第７実施形態と同等の効果を奏する。
も、前記第７実施形態と同等の効果を奏する。
【００５１】上述してきた第１〜第１０実施形態では、
セラミックスを多層に積層した積層電子部品の例を示し
た。次に、セラミックスを単層とした単板タイプの圧電
セラミック振動素子への適用例について述べる。
セラミックスを多層に積層した積層電子部品の例を示し
た。次に、セラミックスを単層とした単板タイプの圧電
セラミック振動素子への適用例について述べる。
【００５２】図１２は、本発明の第１１実施形態に係る
電子部品（圧電セラミック振動素子）を示す図である。
同図において、４１は単層（単板）型のチップ状素子で
あり、単板のセラミックス１１には、表面電極１２と裏
面電極１５とが形成されている。チップ状素子４１の１
つの側面において、表面電極１２と裏面電極１５には選
択的に、絶縁パターン１６とめっき膜部２４が形成され
ており、めっき膜部２４をフレキシブル基板２０の対応
する電極パターン２１、２２と、ハンダ２５によって電
気的に接続してある。そして、フレキシブル基板２０に
延長部２０ａを設けて、延長部２０ａ上の電極パターン
２１、２２部位を、外部接続用の電極部２１ａ、２２ａ
として機能させるようにしてある。
電子部品（圧電セラミック振動素子）を示す図である。
同図において、４１は単層（単板）型のチップ状素子で
あり、単板のセラミックス１１には、表面電極１２と裏
面電極１５とが形成されている。チップ状素子４１の１
つの側面において、表面電極１２と裏面電極１５には選
択的に、絶縁パターン１６とめっき膜部２４が形成され
ており、めっき膜部２４をフレキシブル基板２０の対応
する電極パターン２１、２２と、ハンダ２５によって電
気的に接続してある。そして、フレキシブル基板２０に
延長部２０ａを設けて、延長部２０ａ上の電極パターン
２１、２２部位を、外部接続用の電極部２１ａ、２２ａ
として機能させるようにしてある。
【００５３】かような構成をとる本実施形態において
は、単層（単板）型の圧電セラミック振動素子であるの
で、積層型の圧電セラミック振動素子と較べて性能は劣
るも、フレキシブル基板２０に延長部２０ａを設けて、
この延長部２０ａ上のフレキシブル基板２０の電極パタ
ーン２１、２２の端部を、外部接続用の電極部２１ａ、
２２ａとして同一方向に導出しているので、積層電子部
品の外部接続が容易・確実なものとなり、多数個の積層
電子部品を組み合わせてモジュールとした場合に、その
接続性能の良さが遺憾なく発揮される。しかも、積層電
子部品の接続不良も、個々に対して個別に容易に対処可
能となり、交換もしくは補修を容易・確実に行うことが
できる。
は、単層（単板）型の圧電セラミック振動素子であるの
で、積層型の圧電セラミック振動素子と較べて性能は劣
るも、フレキシブル基板２０に延長部２０ａを設けて、
この延長部２０ａ上のフレキシブル基板２０の電極パタ
ーン２１、２２の端部を、外部接続用の電極部２１ａ、
２２ａとして同一方向に導出しているので、積層電子部
品の外部接続が容易・確実なものとなり、多数個の積層
電子部品を組み合わせてモジュールとした場合に、その
接続性能の良さが遺憾なく発揮される。しかも、積層電
子部品の接続不良も、個々に対して個別に容易に対処可
能となり、交換もしくは補修を容易・確実に行うことが
できる。
【００５４】図１３は、本発明の第１２実施形態に係る
電子部品（圧電セラミック振動素子）を示す図であり、
本実施形態が第１１実施態と異なるのは、第１１実施態
では単層（単板）型のチップ状素子４１側に絶縁パター
ン１６を設けていたのに対し、フレキシブル基板２０側
に絶縁パターン２３を形成した点にあり、その他は第１
１実施形態と同様である。
電子部品（圧電セラミック振動素子）を示す図であり、
本実施形態が第１１実施態と異なるのは、第１１実施態
では単層（単板）型のチップ状素子４１側に絶縁パター
ン１６を設けていたのに対し、フレキシブル基板２０側
に絶縁パターン２３を形成した点にあり、その他は第１
１実施形態と同様である。
【００５５】かような構成をとる本実施形態において
も、第１１実施形態と同等の効果を奏する。
も、第１１実施形態と同等の効果を奏する。
【００５６】ここで、前述した第１〜第１０実施形態に
おいて示した積層電子部品（圧電セラミック振動素子）
は、セラミックスの積層数が３層の場合を例にとった
が、本発明の積層電子部品におけるセラミックスの積層
数は任意である。
おいて示した積層電子部品（圧電セラミック振動素子）
は、セラミックスの積層数が３層の場合を例にとった
が、本発明の積層電子部品におけるセラミックスの積層
数は任意である。
【００５７】また、前述した第２〜第１２実施形態にお
いて示した、チップ状素子とフレキシブル基板とによっ
て積層電子部品または電子部品を構成する場合において
は、チップ状素子とフレキシブル基板との電気的接続に
は、先にも述べたように、ハンダ、熱可塑性ペースト、
異方導電性シート等の任意の手段が採用可能であるが、
チップ状素子とフレキシブル基板との間の微小隙間に
は、絶縁性の接着剤（例えば、低粘度のウレタン樹脂系
接着剤）を充填しておくことが、機械的強度を確保する
上で好ましい。
いて示した、チップ状素子とフレキシブル基板とによっ
て積層電子部品または電子部品を構成する場合において
は、チップ状素子とフレキシブル基板との電気的接続に
は、先にも述べたように、ハンダ、熱可塑性ペースト、
異方導電性シート等の任意の手段が採用可能であるが、
チップ状素子とフレキシブル基板との間の微小隙間に
は、絶縁性の接着剤（例えば、低粘度のウレタン樹脂系
接着剤）を充填しておくことが、機械的強度を確保する
上で好ましい。
【００５８】次に、上述したようなフレキシブル基板２
０に延長部２０ａに外部接続用の電極部２１ａ、２２ａ
を設けた構成の積層電子部品の製造方法、および、これ
を用いた２次元アレイ状の素子実装構造の製造方法の１
例についてを、図１４を用いて説明する。
０に延長部２０ａに外部接続用の電極部２１ａ、２２ａ
を設けた構成の積層電子部品の製造方法、および、これ
を用いた２次元アレイ状の素子実装構造の製造方法の１
例についてを、図１４を用いて説明する。
【００５９】まず、図１４の（ａ）に示すように、平板
状のチップ状素子母材３０の上下に、平板状の音響整合
層４５および平板状の音響減衰層４６を固着して一体化
してなるチップ状素子複合母材４７を用意する。次に、
図１４の（ｂ）に示すように、チップ状素子複合母材４
７から１チップ相当幅でバー状のサブ複合母材４８を切
り出す。
状のチップ状素子母材３０の上下に、平板状の音響整合
層４５および平板状の音響減衰層４６を固着して一体化
してなるチップ状素子複合母材４７を用意する。次に、
図１４の（ｂ）に示すように、チップ状素子複合母材４
７から１チップ相当幅でバー状のサブ複合母材４８を切
り出す。
【００６０】次に、図１４の（ｃ）に示すように、切り
出したバー状のサブ複合母材４８の所定の長尺側面にお
いて露出した各電極１２〜１５の端面上に、まず、Ｎｉ
めっきを施し、このＮｉめっき表面にＡｕめっきを施す
ことによって、めっき膜部２４を形成する。
出したバー状のサブ複合母材４８の所定の長尺側面にお
いて露出した各電極１２〜１５の端面上に、まず、Ｎｉ
めっきを施し、このＮｉめっき表面にＡｕめっきを施す
ことによって、めっき膜部２４を形成する。
【００６１】一方、図１４の（ｄ）に示すように、対と
なる電極パターン２１、２２を多数形成してなるフレキ
シブル基板母材４９には、選択的接続を可能とするため
の絶縁パターンを形成した後、絶縁パターンから露呈し
た電極パターン２１、２２の各部位に、接続用のハンダ
２５を形成しておくと共に、フレキシブル基板母材４９
の延長部４９ａに、対となる電極パターン２１、２２と
それぞれ連なった外部接続用の電極部２１ａ、２２ａを
形成しておく。そして、バー状のサブ複合母材４８とフ
レキシブル基板母材４９の接続面同士を、位置合わせし
て密着し、加熱処理することによって、サブ複合母材４
８とフレキシブル基板母材４９の各接続箇所同士を電気
的に接続する。然る後、サブ複合母材４８とフレキシブ
ル基板母材４９との間の微小隙間（１０〜数１０μｍの
隙間）に絶縁性の接着剤（例えば、低粘度のウレタン樹
脂系接着剤）を充填し、サブ複合母材４８とフレキシブ
ル基板母材４９とを強固に機械的に接続する。
なる電極パターン２１、２２を多数形成してなるフレキ
シブル基板母材４９には、選択的接続を可能とするため
の絶縁パターンを形成した後、絶縁パターンから露呈し
た電極パターン２１、２２の各部位に、接続用のハンダ
２５を形成しておくと共に、フレキシブル基板母材４９
の延長部４９ａに、対となる電極パターン２１、２２と
それぞれ連なった外部接続用の電極部２１ａ、２２ａを
形成しておく。そして、バー状のサブ複合母材４８とフ
レキシブル基板母材４９の接続面同士を、位置合わせし
て密着し、加熱処理することによって、サブ複合母材４
８とフレキシブル基板母材４９の各接続箇所同士を電気
的に接続する。然る後、サブ複合母材４８とフレキシブ
ル基板母材４９との間の微小隙間（１０〜数１０μｍの
隙間）に絶縁性の接着剤（例えば、低粘度のウレタン樹
脂系接着剤）を充填し、サブ複合母材４８とフレキシブ
ル基板母材４９とを強固に機械的に接続する。
【００６２】次に、図７の（ｅ−１）、（ｅ−２）に示
すように、サブ複合母材４８とフレキシブル基板母材４
９とを一体化した母材から、ダイサーによって、個々の
積層電子部品５０を切り出すことによって、音響整合層
４５および音響減衰層４６付きの積層電子部品（セラミ
ック振動素子）５０が完成される。
すように、サブ複合母材４８とフレキシブル基板母材４
９とを一体化した母材から、ダイサーによって、個々の
積層電子部品５０を切り出すことによって、音響整合層
４５および音響減衰層４６付きの積層電子部品（セラミ
ック振動素子）５０が完成される。
【００６３】そして、上記した各工程を経て完成された
積層電子部品５０を検査して、図１４の（ｆ）に示すよ
うに、良品のみからなる積層電子部品５０を、縦横に所
定個数組み合わせて樹脂５１で一体化することによっ
て、２次元アレイ状探触子のためのモジュール５２が作
製される。続いて、これらモジュール５２の各積層電子
部品５０の検査を行う。上述したように、個々の積層電
子部品５０の１つの側面で電極を接続した構造とするこ
と、および、接続部にハンダ、熱可塑性ペースト、異方
導電性シート等を使用することによって、通常のＬＳＩ
など半導体素子と同様に、素子単位で不良素子の交換及
び接続不良の修正が容易に行える。
積層電子部品５０を検査して、図１４の（ｆ）に示すよ
うに、良品のみからなる積層電子部品５０を、縦横に所
定個数組み合わせて樹脂５１で一体化することによっ
て、２次元アレイ状探触子のためのモジュール５２が作
製される。続いて、これらモジュール５２の各積層電子
部品５０の検査を行う。上述したように、個々の積層電
子部品５０の１つの側面で電極を接続した構造とするこ
と、および、接続部にハンダ、熱可塑性ペースト、異方
導電性シート等を使用することによって、通常のＬＳＩ
など半導体素子と同様に、素子単位で不良素子の交換及
び接続不良の修正が容易に行える。
【００６４】最後に、上記モジュール５２の良品のみを
多数個組み合わせることによって、２次元アレイ状探触
子が完成される。なお本例では、１５ｍｍ×１５ｍｍに
６４×６４個の積層電子部品５０が並んだ２次元アレイ
状探触子を、６４個の素子からなるモジュール５２を６
４枚並べて作製した。
多数個組み合わせることによって、２次元アレイ状探触
子が完成される。なお本例では、１５ｍｍ×１５ｍｍに
６４×６４個の積層電子部品５０が並んだ２次元アレイ
状探触子を、６４個の素子からなるモジュール５２を６
４枚並べて作製した。
【００６５】なお、図１４に示した例では、積層圧電セ
ラミック素子（積層電子部品）の場合について述べた
が、図１２、図１３に示したような、単層の圧電セラミ
ック素子（単層の電子部品）についても、同様の方法で
２次元アレイ状探触子が作製できること言うまでもな
い。
ラミック素子（積層電子部品）の場合について述べた
が、図１２、図１３に示したような、単層の圧電セラミ
ック素子（単層の電子部品）についても、同様の方法で
２次元アレイ状探触子が作製できること言うまでもな
い。
【００６６】また、音響整合層および音響減衰層の接着
についても、特に図１４の製造工程に限定されるもので
なく、例えば、積層圧電セラミック素子（積層電子部
品）をマトリックス状に整列させてから、積層圧電セラ
ミック素子に音響整合層およびび音響減衰層を固着する
ようにしてももよい。
についても、特に図１４の製造工程に限定されるもので
なく、例えば、積層圧電セラミック素子（積層電子部
品）をマトリックス状に整列させてから、積層圧電セラ
ミック素子に音響整合層およびび音響減衰層を固着する
ようにしてももよい。
【００６７】
【発明の効果】以上のように本発明によれば、圧電セラ
ミック振動素子として積層型素子を用いることが可能
で、かつ、素子単位で不良素子の交換および接続不良の
修正が可能な、２次元アレイ状の探触子（素子実装構
造）を実現でき、また、このような素子実装構造の実現
のために好適な圧電セラミック振動素子（積層電子部
品）を提供することができる。
ミック振動素子として積層型素子を用いることが可能
で、かつ、素子単位で不良素子の交換および接続不良の
修正が可能な、２次元アレイ状の探触子（素子実装構
造）を実現でき、また、このような素子実装構造の実現
のために好適な圧電セラミック振動素子（積層電子部
品）を提供することができる。
【図１】本発明の第１実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図２】本発明の第２実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図３】本発明の第３実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図４】本発明の第４実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図５】本発明の第５実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図６】本発明の第６実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図７】本発明の実施形態による積層電子部品の製造方
法、および、これを用いた２次元アレイ状の素子実装構
造の製造方法の１例を示す説明図である。
法、および、これを用いた２次元アレイ状の素子実装構
造の製造方法の１例を示す説明図である。
【図８】本発明の第７実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図９】本発明の第８実施形態に係る積層電子部品（圧
電セラミック振動素子）を示す説明図である。
電セラミック振動素子）を示す説明図である。
【図１０】本発明の第９実施形態に係る積層電子部品
（圧電セラミック振動素子）を示す説明図である。
（圧電セラミック振動素子）を示す説明図である。
【図１１】本発明の第１０実施形態に係る積層電子部品
（圧電セラミック振動素子）を示す説明図である。
（圧電セラミック振動素子）を示す説明図である。
【図１２】本発明の第１１実施形態に係る単層タイプの
電子部品（圧電セラミック振動素子）を示す説明図であ
る。
電子部品（圧電セラミック振動素子）を示す説明図であ
る。
【図１３】本発明の第１２実施形態に係る単層タイプの
電子部品（圧電セラミック振動素子）を示す説明図であ
る。
電子部品（圧電セラミック振動素子）を示す説明図であ
る。
【図１４】本発明の実施形態による積層電子部品の製造
方法、および、これを用いた２次元アレイ状の素子実装
構造の製造方法の他の１例を示す説明図である。
方法、および、これを用いた２次元アレイ状の素子実装
構造の製造方法の他の１例を示す説明図である。
【図１５】従来の積層電子部品（圧電セラミック振動素
子）の１例を示す説明図である。
子）の１例を示す説明図である。
【図１６】従来の積層電子部品（圧電セラミック振動素
子）の他の１例を示す説明図である。
子）の他の１例を示す説明図である。
１ 積層型のチップ状素子 １１ セラミック １２ 表面電極 １３ 第１の内部電極 １４ 第２の内部電極 １５ 裏面電極 １６ 絶縁パターン １７ 導体パターン １８ 保護絶縁膜 １９ Ａｇペースト ２０ フレキシブル基板 ２０ａ 延長部 ２１、２２ 電極パターン ２１ａ、２２ａ 外部接続用の電極部 ２３ 絶縁パターン ２４ めっき膜部 ２５ ハンダ ２６ 異方導電性フィルム ３０ チップ状素子母材 ３１ サブ母材 ３２ フレキシブル基板母材 ３３ 積層電子部品 ３４ 樹脂 ３５ モジュール ４１ 単層（単板）型のチップ状素子 ４５ 音響整合層 ４６ 音響減衰層 ４７ チップ状素子複合母材 ４８ サブ複合母材 ４９ フレキシブル基板母材 ５０ 積層電子部品 ５１ 樹脂 ５２ モジュール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｇ 4/30 ３１１ Ｈ０１Ｇ 4/30 ３１１Ｅ 4/38 Ｈ０４Ｒ 17/00 ３３０Ｈ Ｈ０１Ｌ 41/09 ３３２Ａ 41/22 Ｈ０１Ｇ 4/38 Ａ Ｈ０４Ｒ 17/00 ３３０ Ｈ０１Ｌ 41/08 Ｃ ３３２ 41/22 Ｚ (72)発明者 中村 真人 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 黒木 喬 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 佐野 秀造 東京都千代田区内神田一丁目１番14号 株 式会社日立メディコ内 (72)発明者 泉 美喜雄 東京都千代田区内神田一丁目１番14号 株 式会社日立メディコ内 (72)発明者 大澤 孝也 東京都千代田区内神田一丁目１番14号 株 式会社日立メディコ内 (72)発明者 押木 光博 東京都千代田区内神田一丁目１番14号 株 式会社日立メディコ内 Ｆターム(参考） 5D019 AA06 AA23 AA25 AA26 BB02 BB09 BB14 BB19 BB25 BB28 BB30 FF04 HH01 HH02 5E001 AB01 AB03 AC03 AF00 AF02 AF03 AF06 AH01 AH03 AH05 AH06 AH07 AJ03 AZ01 5E082 AB01 AB03 BC40 CC05 EE41 FG26 GG01 JJ03 JJ11 JJ21 JJ23 JJ27 LL01 LL02 LL03
Claims (16)
- 【請求項１】 表面電極と内部電極と裏面電極とを有
し、これらの電極の積層方向の１つおき同士が互いに電
気的に接続されて２つの電極群を構成し、この２つの電
極群と電気的に接続された２つの外部接続用電極部が設
けられる積層電子部品であって、 上記積層電子部品の１つの側面において、上記２つの電
極群の電気的接続がなされた構造をとることを特徴とす
る積層電子部品。 - 【請求項２】 請求項１記載において、 前記積層電子部品は、チップ状素子と、このチップ状素
子の１つの側面に貼着されたフレキシブル基板とによっ
て構成され、 上記フレキシブル基板の電極パターンによって、上記チ
ップ状素子の積層方向の１つおき同士の電極をそれぞれ
接続して、前記した２つの電極群を構成するようにした
ことを特徴とする積層電子部品。 - 【請求項３】 請求項２記載において、 前記チップ状素子と前記フレキシブル基板との間の微小
隙間に、絶縁性の接着剤を充填したことを特徴とする積
層電子部品。 - 【請求項４】 請求項２記載において、 前記チップ状素子の１つの側面もしくはこの側面の延長
上に、前記２つの外部接続用電極部を形成したことを特
徴とする積層電子部品。 - 【請求項５】 請求項４記載において、 前記２つの外部接続用電極部は、前記フレキシブル基板
の１対の前記電極パターンの端部によって形成されるこ
とを特徴とする積層電子部品。 - 【請求項６】 請求項２記載において、 前記チップ状素子の前記各電極と前記フレキシブル基板
の前記電極パターンとの接続は、厚膜導電ペーストまた
はハンダまたは異方導電性シートによって行われること
を特徴とする積層電子部品。 - 【請求項７】 請求項２記載において、 前記チップ状素子の積層方向において隣接する電極同士
の導通を遮断するための絶縁パターンを、前記チップ状
素子または前記フレキシブル基板に形成したことを特徴
とする積層電子部品。 - 【請求項８】 表面電極と内部電極と裏面電極とを有す
るチップ状素子と、このチップ状素子の１つの側面に貼
着されるフレキシブル基板とによって構成され、上記チ
ップ状素子の積層方向の１つおきの電極同士が、上記フ
レキシブル基板の電極パターンによって互いに電気的に
接続されて２つの電極群を構成し、この２つの電極群と
電気的に接続された２つの外部接続用電極部が、上記フ
レキシブル基板の電極パターンもしくは該電極パターン
と接続された導電部によって形成された積層電子部品の
製造方法であって、 上記チップ状素子の母材から、１チップ相当幅でバー状
のサブ母材を切り出す工程と、 上記バー状のサブ母材の長尺側面に、対となる電極パタ
ーンを多数形成してなるフレキシブル基板母材を接続・
固着して、上記バー状のサブ母材の積層方向の１つおき
の電極同士を、上記フレキシブル基板母材の各電極パタ
ーンで電気的に接続する工程と、 上記バー状のサブ母材と上記フレキシブル基板母材とが
一体化された部材から、個々の積層電子部品を切り出す
工程とを、具備したことを特徴とする積層電子部品の製
造方法。 - 【請求項９】 請求項８記載において、前記チップ状素
子の母材の上下に、他の部材を貼着した状態で前記の製
造工程を行うことを特徴とする積層電子部品の製造方
法。 - 【請求項１０】 請求項８記載において、 前記バー状のサブ母材と前記フレキシブル基板母材とが
一体化された部材の状態において、前記バー状のサブ母
材と前記フレキシブル基板母材との間の微小隙間に、絶
縁性の接着剤を充填することを特徴とする積層電子部品
の製造方法。 - 【請求項１１】 請求項８記載において、 前記バー状のサブ母材の長尺側面側において露呈した前
記各電極に、接続補助用のメッキを施すことを特徴とす
る積層電子部品の製造方法。 - 【請求項１２】 請求項８記載において、 前記フレキシブル基板に、前記バー状のサブ母材の積層
方向において隣接する電極同士の導通を遮断するため
の、絶縁パターンを形成することを特徴とする積層電子
部品の製造方法。 - 【請求項１３】 少なくとも表面電極と裏面電極とを有
するチップ状素子と、このチップ状素子の１つの側面に
貼着されるフレキシブル基板とによって構成され、上記
チップ状素子の表面電極および裏面電極が、上記フレキ
シブル基板の対応する電極パターンと電気的に接続さ
れ、上記表面電極、裏面電極と電気的に接続された２つ
の外部接続用電極部が、上記フレキシブル基板の電極パ
ターンもしくは該電極パターンと接続された導電部によ
って形成された電子部品を、縦横に複数個配列して２次
元アレイ状に一体化したモジュールとしたことを特徴と
する２次元アレイ状の素子実装構造。 - 【請求項１４】 請求項１３記載において、 前記チップ状素子の前記各電極と前記フレキシブル基板
の前記電極パターンとの接続は、厚膜導電ペーストまた
はハンダまたは異方導電性シートによって行われること
を特徴とする２次元アレイ状の素子実装構造。 - 【請求項１５】 請求項１３記載において、 前記チップ状素子は、表面電極および裏面電極のみを設
けた単層構造の素子、または、表面電極と内部電極と裏
面電極とを設けた積層構造の素子であることを特徴とす
る２次元アレイ状の素子実装構造。 - 【請求項１６】 請求項１乃至７の何れか１つに記載の
積層電子部品、または、請求項８乃至１２の何れか１つ
に記載の製造方法で作成された積層電子部品の良品のみ
を、縦横に複数個配列して一体化し、２次元アレイ状の
モジュールを得ることを特徴とする２次元アレイ状の素
子実装構造の製造方法。
Priority Applications (7)
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